Quartus-II中FPGA管腳的分配策略

1、精品文檔 Quartus II 中FPGA管腳的分配策略 編寫(xiě)： * 校核： 審核： 二一年 月曰 0 歡。迎下載 精品文檔 目錄 目 錄 . QUARTUS II 中 FPGA 管腳分配策略 . 1. FPGAt 腳介紹 . 1 1.1. 電源管腳 . . 1 1.2 配置管腳 . . 2 1.3 普通 I/O 管腳 . . 2 1.4. 時(shí)鐘管腳 . . 2 2. FPGA 管腳分配方法 . 3 2.1. PIN PLANNER?式 . . 3 2.2 I MPORTXSSIGNMEN 方式 . . 4 2.3 TCL SCRIPTS方式 . . 6 2.4. 項(xiàng)目組統(tǒng)一使用方式 . .

2、9 3. 編寫(xiě) FPGAt 腳分配文件 10 3.1. 查看 PDF 格式的原理圖 . . 10 3.2. 查看 PRJPCB 格式的原理圖 . . 11 4. 保存 FPGAf 腳分配文件 12 4.1. TCL格式或 CSV 格式 . . 12 4.2 QSF 格式 . . 12 4.3. 項(xiàng)目組統(tǒng)一使用格式 . . 12 附錄 管腳類(lèi)型說(shuō)明 . 13 I 歡迎。下載 精品文檔 Quartus II 中FPGA管腳分配策略 1. FPGAf 腳介紹 FPGA 的管腳從使用對(duì)象來(lái)說(shuō)可分為兩大類(lèi)： 專(zhuān)用管腳和用戶(hù)自定義管腳。 一般情況下， 專(zhuān)用管 腳大概占 FPGA管腳數(shù)的 20% 30%,剩

3、下的 70% 80%為用戶(hù)自定義管腳。從功能上來(lái)說(shuō)可分為電 源管腳、配置管腳、時(shí)鐘管腳、普通 I/O 管腳等。 下面以 Altera 公司的 Cyclone IV E 系列芯片 EP4CE30F23C8 為例，如圖 1 所示，芯片總共包含 484 個(gè)芯片管腳。圖中不同顏色的區(qū)域代表不同的 Bank，整個(gè)芯片主要分為 8 個(gè) Bank，F(xiàn)PGA 的各個(gè) 管腳分布在不同的 Bank 中。 其中，三角形標(biāo)記的管腳為電源管腳，正三角表示 VCC 倒三角表示 GND 三角內(nèi)部的 O 表示 I/O 管腳電源，I 表示內(nèi)核電源。 圓形標(biāo)記的管腳為普通用戶(hù) I/O 管腳，可以由用戶(hù)隨意使用。 正方形標(biāo)記且內(nèi)部

4、有時(shí)鐘沿符號(hào)的管腳為全局時(shí)鐘管腳。 五邊形標(biāo)記的管腳為配置管腳。 圖 1 Wire Bond 1.1.電源管腳 FPGA 通常需要兩個(gè)電壓才能運(yùn)行，一個(gè)是內(nèi)核電壓，另一個(gè)是 I/O 電壓。每個(gè)電壓通過(guò)獨(dú)立的 電源管腳來(lái)提供。內(nèi)核電壓是用來(lái)給 FPGA 內(nèi)部的邏輯門(mén)和觸發(fā)器供電。隨著 FPGA 的發(fā)展，內(nèi)核電 壓從 5V、3.3V、2.5V、1.8V 到 1.5V，變得越來(lái)越低。I/O電壓用來(lái)給各個(gè) Bank 供電，每個(gè) Bank 都有獨(dú)立的 I/O電壓輸入。一般情況下，內(nèi)核電壓會(huì)比 I/O 電壓低。 ?n YP UHT1/O awQ-r8- ijts -rrftr assgnd h Jnbcn

5、dsdpsd 耳上StEMJ Dlh?r KJX DE3 iFFjn DtFF-P 血 DOS CLKJ1 QKJP thfrPLL flyr 2 pupniK! *10 *ULL isaz M5EU3 ECTJ=JOWE nCE 噸 m=D3 TD TCK TM TOO H71J5 trRHF WCC/KCRMCT MCC* yCCTNT ,-CCTD A VA1-巴巴 出 lU LU巴 O 0迅迅 / e |0OQ A: LGHts；：；：；cl.00OJ-9Q 1 VV 0 )A o , o /D A XZ； 3 A 0 u V WAW D L F 0 M 竊 0 札AA 21! - O

6、V7 “ o A D E F M AC)Z jOO 7W3JlOOG 2e岳 徘 * oo vH)(D o VAV77-* 3 9 OAG E E o *5At o A0O 筐、筐、:OQ O VAA A AA OO2V 00Y V/ . A 2S5ZS V OM3*2 O0A(a) YA2 IT nA E A GO ;0 o nn G Reserved、 Current Strength 和 Slew Rate 。 Location 里可以選擇所需要的芯片管腳，管腳確定后 I/O Bank 中的 Bank 數(shù)會(huì)自動(dòng)填充， VREF Group 也會(huì)自動(dòng)填充。I/O Standard 是每個(gè)

7、Bank 對(duì)應(yīng)的電壓標(biāo)準(zhǔn)， 一個(gè) Bank 只能有一種電壓標(biāo)準(zhǔn)，一般情況下選擇默認(rèn)值就好。 Reserved 是對(duì)管腳內(nèi)部的 I/O 邏輯 進(jìn)行約束，有 6 個(gè)選擇項(xiàng)供選擇，例 As SignalProbe output、As bidirectional 等。Current Strength 是驅(qū)動(dòng)電流強(qiáng)度，一般選擇默認(rèn)值，如果需要驅(qū)動(dòng)大功率的電路， 一般在 FPGA 外圍加驅(qū)動(dòng)電路。Slew Rate 是電壓轉(zhuǎn)換速率，跟信號(hào)跳變時(shí)間有關(guān)，一般選擇默認(rèn)值。 在管腳分配的過(guò)程中，我們主要關(guān)心 Locati on 這一選項(xiàng)，其他選項(xiàng)采用默認(rèn)值就可。 步驟 2：在 Location 中選擇管腳。所有

8、管腳配置完成后關(guān)閉當(dāng)前界面。 Pin Planner ”，或者按快捷鍵 jnpbt Jnpvt (Xjlwt Oj&dt Outwt Oufexir OulgUt Qmt CXArt OJtMt Qjs-rt Dutxit Or j 0LM1 0?_ S4_MJ 強(qiáng)過(guò)下拉菜單 可以選擇需要 的管腳 在 Location 選擇了 管腳后I/O Bank自 動(dòng)填充 Bank內(nèi)部的細(xì)分 區(qū)域，非修改屬性 用于支持對(duì)應(yīng)不同的電平 標(biāo)準(zhǔn)，即VCCIO每個(gè) Bank只能有一種電壓標(biāo)準(zhǔn) F寸管腳內(nèi)部十 的I/O邏輯 進(jìn)行約束 驅(qū)動(dòng)電流 強(qiáng)度 電壓轉(zhuǎn)換速率， 表示單位時(shí)間內(nèi) 電壓升高的幅值 詢(xún) . !

9、 Fsairedi DrfTErsibalRar -Ov)-K A 用 吩止 r_Focfe DO 5:mCi3*d 工 5、IdTsl E ：.5吐也 W炊仙) 吐眉甘(d陽(yáng)d 15* StBLtiD-n 匚囲T -斗 g-W| 1，如可 -J !站15 4站閆 LjjTenLiFfcsnLT 說(shuō) KHJU 3 Wk 快怕 iJlj Rm ctldijiiJ RM fl-fOiJO Rfn* ijtfrt- JQ 呻 dc-feiJtl Elw. 孫忖品 訓(xùn)曲iXl 2烘仏町 2陽(yáng)刺 囲3歡迎下載 深瑞 精品文檔 22 Import Assignments 方式 步驟 1:新建一個(gè) txt

10、文件（或 csv 文件），按圖 3 格式編寫(xiě)管腳分配內(nèi)容。（編寫(xiě)格式有多種, 但這種格式最簡(jiǎn)單。） 【注】To 和 Location 兩個(gè)關(guān)鍵字中間有一個(gè)半角逗。 |_| tylZSfjSOOjiit lx3 Tof 匚口 cation * 豐時(shí)甘復(fù)位籌 曰 T5V n f FTN_G21 phy clk:5Om t PIN Bl2 5 止 SE 超級(jí)中斷 總 fpga sint F PIH 古 ARH 中新 盤(pán) fpga sint2 t PIN AA13 a 去玄磺工 ED j M led debug0 * PIN_A6 Jf led 1 r PIM Bl6 JL 1Z led debug2

11、 t FINALS 13 led debu3J f PIN Bl5 | J 卡燈板 LED led out0 屮 PIN El led ouc1 ,PINFl p- J | tfr * 1 f 1 圖 3 管腳分配格式 步驟 2:在 Quartus II 軟件中，選擇Assignments Import Assignments ”，出現(xiàn)如圖 4 所 示的畫(huà)面，導(dǎo)入 xxx.txt 或者 xxx.csv 文件。 圖 4 Import Assginments 導(dǎo)入后 Quartus II 軟件的 Message 信息欄會(huì)彈出如圖 5 所示的內(nèi)容，顯示 Import Completed， 表示文件沒(méi)

12、有語(yǔ)法錯(cuò)誤。 4歡迎下載1 j Import Assignments OK Cancel Heip 精品文檔 圖 5 Message 步驟 3 :在 Quartus II 軟件中，選擇Assignments Pin Planner ”，驗(yàn)證管腳是否分配正 確。如圖 6 所示。 圖 6 驗(yàn)證管腳是否分配正確 常見(jiàn)錯(cuò)誤 1 分配的管腳不屬于 FPGA 芯片。 如果分配的管腳不屬于 FPGA 芯片，在 Pin Planner 中會(huì)出現(xiàn)如圖 7 所示的錯(cuò)誤提示，表示管腳 PIN_GC21 不屬于該 FPGA 芯片，找不到對(duì)應(yīng)的 I/O Bank 和 VREF Group。 Named: * g Nod

13、e IMame Direction Locatiori I/O Bank VREF Group Fitter Location out - ledout 1 Outpu t P1NJ=1 1 B1_N1 P1M_F1 丨out & out的 - 訶HL BI m -何用El 1畧 phy dk50mi Input null JI llll ;P7N 3C 21 ； PIN B 12 i smacl rmii rxidll Input PITJ.BIT 7 B7 N2 PIN P17 in smact_rrrii_r3(dro Input PIN17 7 B7_N1 PIN A17 in

14、 smac l_riTiii_rMdv Input PIN _A20 7 67_N0 PIW_A20 圖 7 管腳不屬于 FPGA 若信號(hào)比較多，人工不能發(fā)現(xiàn)存在的錯(cuò)誤，可以通過(guò) Enable Live I/O Check 工具檢查 I/O 分 配情況。點(diǎn)擊 Pin Planner 工具欄中的 I/O Check 圖標(biāo)，如圖 8 所示。 執(zhí)行 Check 后，在 Message 窗口中會(huì)彈出檢查結(jié)果，如圖 9 所示，提示 PIN_GC21 是非法的管腳 定義。 5歡迎下載Oerton Looihr- 1旳時(shí) . TI*JL- r m.QiTi PCW_Hl biltssm -ft 3 4 9

15、a I ad Is!-t Fir H- M - 三 I- u. J- J I- 賈 IQ苗承如 Ma nV am iv * IV HZ： 13WO 2 哇圖 % -3|V礁 陸起 I. 3-VlV 厘K m*. 口!站； JliV dtD 曲謁理QKfvuli ：- ：.2- J”.工F*Jg Iff*陡砧） 佔(zhàn)陰 j 斷,n In* 陡 WO arrL 2faulty VrnA 陡 U Iwl CLipuT twin Iwi rpw1 1rl WJJI, U燈 、 氏 *， 0 仙PFi-tJ WJlS PfIJhilS Pfijh|6 PMJI f-pjl 釧 * ；2fl Sr J- :

16、士 F.M 如性 U *n GJWUQ 精品文檔 圖 9 Check 檢查管腳不屬于 FPGA 常見(jiàn)錯(cuò)誤 2：多個(gè)信號(hào)公用一個(gè)管腳，即分配管腳沖突。 如果分配的管腳沖突，通過(guò)肉眼的方式很難發(fā)現(xiàn)，通過(guò) En able Live I/O Check 工具可以有效 的發(fā)現(xiàn)存在的問(wèn)題，如圖 10 所示，提示 fpga_rst_n 定義的管腳 G21 已經(jīng)被 phy_clk50m 信號(hào)占用。 圖 10 Check 檢查管腳沖突 23 Tcl Scripts 方式 步驟 1：在 Quartus II 軟件中，選擇Assignments Remove Assignments ”，出現(xiàn)如圖 11 所示的畫(huà)面。

17、此步驟用來(lái)移除已經(jīng)存在的管腳分配內(nèi)容，以確保分配的管腳沒(méi)有因?yàn)楦采w而出現(xiàn)錯(cuò) 誤的情況。 【注】在執(zhí)行沒(méi)有管腳分配的新工程中，可跳過(guò)步驟 1。 6歡迎下載 精品文檔 ckcc 抽曹1肝苛1 Higwxn and 憐止 怖酊色 g 響MI n rewe If the- project WZIK Empierii opharallY dnaaoe te nemoe aesa-fr 自?xún)磄nre 廣程. Acniigrris OBSS-L 1-vr AssgnmreriE AhalyS & 扌減*i* JktsgTnenls pi:rrr Aagrr-fn S EZ迫 2Hn：枯th AEsq

18、jn-Ents AsaerrblCT Asgrirerts SimUw 出JSCE他 Dri腫 Ar?ti.t ZQwr*!賢 DEnrr1-貨占 mRFwf； tnstrooE AaEt-TTier 古6 訓(xùn) ac T i*0mcnt6 1曲3止嗆聲制aonrwilE 結(jié)時(shí)1n曰it宜典p 曲 0nrrin. tcU 界時(shí)鐘復(fù)位導(dǎo) 2 sec loGacian. asigmr.亡 nt FZM _G2L -ZQ fpga rsu n 3 set_loGdtion_ assignenx PIN 312 -to phY_ clk:5 OIL 4 捧 DSF 超統(tǒng)中吁 5 ec_locauion_

19、 _a5signn;eTir F 鞏 -to P93 _sxnt 石 #ARK 中肝 7 set. localLLon PIN _AAL3 frga sint 2 e #本祓匚 ED 9 3ec._locatian_ _a33igniLenT FIN Al 6 =to led_ debug 10 set-_loGauion_ ssignir.enx F _S16 -xo ied_ debu 11 Bet_location._ assignienx PIN AIS -to led_ debug 12 set loGaciun assigmtjenT PIN _B15 -ro led debug

20、13 #燈檢匸 ED Bet_locat.ion._ _a5signTLenx PIN El -to led_ cm 匚 15 act locatiion asigmr.enT. P 工N Fl 一 tQ led 口匸（ 1 length ; 327 Ln : 18 Col : 5 S?l ; 0 | 0 DosWlndow& ANSI as UTF-8 INS 圖 12 管腳分配格式 步驟 3:執(zhí)行 xxx.tcl 文件。 方法 1: （1）在 Quartus II 軟件中，選擇View Utility Windows II Tcl Co nsole ，如圖 13 所示。 Tcl C

21、on sole ”，打開(kāi) Quartus 7歡迎下載 SJuartus 11 Tel 匚 ci 口sole 圖 13 Tel Co nsole (2)將 tel 文件中的內(nèi)容復(fù)制到 Tel Console 對(duì)話(huà)框中，如圖 14 所示。 X tcl 豐時(shí)柳亙位等 TM“ 皿 tcl assigrnment _C51 -to fpga rst n tcl set location assi FZ?I -to pHy GJICSOTH tcl 相罪超級(jí)中斷 teb set location PIM H2 -to fpga int tcl #ARM中斷 tcl set lacacion assignu

22、aen PIM AA13 -to fpga sint2 teb #$SLED tti sets locate Ion assignment EM AL 6 一 8 丄已日 0 4 圖 14 執(zhí)行管腳分配語(yǔ)句 方法 2： (1)將 tel 文件添加到工程中，如圖 15 所示。 Project Navigator 百 X Add/K emove Files in Project. te 呂 tb&vh.w rgmii_tx,v crc?2v flmac_tx2.v dditxiut.qfj ddioout2.qip 圖 15 添加 Tel 文件 8歡迎下載精品文檔 F1I .4 Hiera

23、rchy 圍 Files Design Unfte _X IP Components (2)在 Quartus II 軟件中，選擇Tools Tel Seripts ”，出現(xiàn)如圖 16 所示的畫(huà)面。 圖 16 Tel Scripts 選擇“ Run”執(zhí)行 Tel 文件。 步驟 4 :在 Quartus II 軟件中，選擇“ Assignments Pin Planner ”驗(yàn)證管腳是否分配正 確。檢查的方法同 Import Assignments 方式中的 Enable Live I/O Check 。 24項(xiàng)目組統(tǒng)一使用方式 為了統(tǒng)一代碼風(fēng)格，便于項(xiàng)目管理， FPGA 項(xiàng)目組統(tǒng)一使用 2.3

24、 的 Tcl Script 方式。在 2.3 的 步驟 3 中也使用方法 2,即添加 Tcl 文件，而非命令行。 9歡迎下載精品文檔 f i TCL Scripts #1頃罐皿軒亜峯 5#tJocstori_jKormerit setjccatnn .assignment POET 叢毎剪渦口任 setjocaton _assgnment -ARM.q 口反 setJocatDn_assigrrTient 站加LED set locatons*orrient PINJG2： -to ft)Ga_rst_n PIN_B1I *tn phy_dc50m PIM.H2 to fpga_sin: PI

25、MAAIS 如 fpgasintZ PIM A1& -to led debusQ Lbraritcr PrevieA： pen File 深瑞 3.編寫(xiě) FPGA 管腳分配文件 在上文提到的 3 種管腳分配方法中主要包含了 2 種文件格式，即 txt 和 tel。無(wú)論那種格式的 文件都是為了闡明信號(hào)與管腳的對(duì)應(yīng)關(guān)系。 編寫(xiě) FPGA 管腳分配文件的主要任務(wù)就是要快速定位工程 TOP 文件中各個(gè)信號(hào)與 FPGA 管腳的對(duì)應(yīng)關(guān)系。通過(guò) 2 種方式可以定位這種關(guān)系，一種是通過(guò)查看對(duì) 外 PDF 格式的原理圖，另一種是通過(guò)查看 PrjPCB 格式的原理圖。推薦使用 PrjPCB 格式的原理圖。

26、 3.1.查看PDF格式的原理圖 通過(guò) SVN 下載相應(yīng)工程，在工程路徑中可以找到對(duì)應(yīng)的原理圖，如圖 17 所示。由于 PDF 格式的 原理圖沒(méi)有目錄，如圖 18 所示，查找各個(gè)模塊比較費(fèi)時(shí)費(fèi)力，所以不推薦這種方式。 WB7261 trunk對(duì)外文陣 W 的藥原理雪外舷禪 置一 際 E)音看 M 工鼻褂助H) Q 悽用 Adobe Reader XI 打幵 共事律 打印 劃錄 新建鹵 4 決 4 修腔日期 2015/10/27 10;10 圖 17 原理圖路徑 精品文檔 -屮 10歡迎下載 查看原理圖的軟件有多種，我司主要使用 Altium Desig ner 軟件。通過(guò) SVN 下載相應(yīng)工程

27、，在 工程路徑中可以找到對(duì)應(yīng)的原理圖，如圖 19 所示。 圖 19 原理圖路徑 用 AD 軟件打開(kāi)圖 15 中的 xxx.PrjPCB 文件，打開(kāi)后如圖 20 所示。左側(cè)文件預(yù)覽窗口羅列了整 個(gè)板件各個(gè)模塊的原理圖， 最后兩個(gè) EP4CE30F23C8N-1.SchDoc 和 EP4CE30F23C8N-2.SchDo（就是 FPGA 部分的原理圖。 J FiGE2 L13H7J.Sc-ia= 丄 M)GE?O MiJipLl39l：.Sc*Dcc / 邸EELhlErtORT.丸KJO: J蝕茁工OFFi軌切“” T PAFiF 足LAR T Scrfin- J 沖日匸1池221 SclCn

28、- _d B 9：MC221ScM5oc / PGES_FHf C j: 1 .Scteoc _ 3 PAGE12_EFMCE3tF23CaHJ-2 Schboc 圖 20 PrjPCB 格式原理圖 通過(guò)快捷鍵“ Ctrl+F ”可以查看所需要的信號(hào)或管腳，如圖 21 所示。其中，Text To Find 中 可以定義需要查看信號(hào)或管腳的名稱(chēng)， Sheet Scope 中可以定義查看的范圍。 圖 21 Ctrl+F 快捷鍵 11歡迎下載UYG深瑞 32查看PrjPCB格式的原理圖 精品文檔 /ailjapacel.DSFfcWik UllLEpaCE TY1 站FM2D QPtpca FMQj

29、evi “ Fit Sbuauir Edim * L嗨丿即 鮎 i u t =1 乂 TYlibl-V2.ULU.rt|PtB El UJ Due jittF la UYG深満 4.保存 FPGA 管腳分配文件 使用已有工程時(shí)，可能會(huì)找不到相應(yīng)的管腳文件，可以把已經(jīng)綁定好的管腳保存下來(lái)，輸出到 文件里。保存的文件主要包含 3 種格式，分別為 Tel 格式、CSV 格式和 QSF 格式。 其中，Tel 格式只包含已分配管腳信息； CSV 格式包含芯片所有管腳信息，包括分配的和未分配 的；QSF 格式包含已分配管腳信息和芯片信息。 4.1. Tel格式或CSV格式 步驟 1：在 Quartus II 軟件中，選擇Assignments Pin Planner ”，打開(kāi) FPGA 管腳分配界 面，如圖 22 所示。 亠 &斫 MM Iff* II * P 圖 22 管腳分配界面 步驟 2 :在圖 13 的管腳分配界面中選擇“ file Export ”，文件可以保存為 Tcl 格式或者 CSV 格式（表格格式）。 42 QSF格式 在 Quartus II 軟件中，選擇“ Assignments