精簡的FPGA編程方法

1、精簡的fpga編程方法便攜式、小型的儀表和設(shè)備是一個(gè)十分重要的應(yīng)用領(lǐng)域，在將來一段時(shí)光內(nèi)會(huì)有比較大的市場。而等現(xiàn)場可編程器件也是正在興起與普及的一種器件，把fpga更好地運(yùn)用到上述儀表和設(shè)備中，可以削減這些儀器、設(shè)備的開發(fā)周期，大幅度提升這些儀器的性能，削減總成本和體積等。在許多應(yīng)用場合，如大型設(shè)備中的板卡，比較適合采納標(biāo)準(zhǔn)的fpga編程。但是對(duì)于便攜式設(shè)備的應(yīng)用場合，采納標(biāo)準(zhǔn)電路聯(lián)系fpga與cpu需要消耗的資源太多。許多芯片惟獨(dú)2個(gè)通用i/o引腳，所以假如能只用法1"2個(gè)引腳就完成fpga編程功能，意義將十分重大。本文提出一種精簡的fpga的編程電路，它只占用控制器的1"

2、;2條i/o控制線，其成本和功耗很低，很適合大規(guī)模地在便攜式小型儀表產(chǎn)品中應(yīng)用。標(biāo)準(zhǔn)的fpga編程電路以的spartan系列fpga為例，圖1是一個(gè)標(biāo)準(zhǔn)的編程電路。電路中控制器用法了4條控制信號(hào)線prog，clk，data，done。首先prog信號(hào)控制fpga的初始化，一個(gè)prog信號(hào)的低電平使fpga進(jìn)入編程狀態(tài)，在編程過程及以后的運(yùn)行過程中，prog信號(hào)保持高電平；在編程過程中，data信號(hào)與clk信號(hào)協(xié)作，在每個(gè)clk信號(hào)的升高沿，fpga鎖定/讀取一個(gè)data信號(hào)，如此循環(huán)，直到控制器將需要編程的程序所有送到fpga中；當(dāng)fpga正確接收到編程程序以后，就會(huì)產(chǎn)生一個(gè)done信號(hào)，通知

3、控制器一切完畢。圖1 通常的fpga下載電路該電路是xilinx公司推舉的一個(gè)fpga的標(biāo)準(zhǔn)電路，對(duì)于許多常規(guī)應(yīng)用場合，它還是比較合適的，但是對(duì)于手持式儀表等尺寸十分小的設(shè)備，因?yàn)榭刂破鞅旧砦┆?dú)1"2個(gè)i/o控制線，而上述標(biāo)準(zhǔn)電路占用4個(gè)i/o口，就有可能無法應(yīng)用。精簡的fpga編程辦法本文給出了一種精簡的fpga編程電路2所示?？刂破鞯膇/o控制信號(hào)線包括p/c和data。p/c控制信號(hào)產(chǎn)生圖2中所示的波形，經(jīng)過prog解碼電路(4所示)得到prog信號(hào)，經(jīng)過clk解碼電路(在本例中也可以不經(jīng)過)，得到clk信號(hào)，它們與data一起組成完整的fpga控制信號(hào)，完成對(duì)fpga的編程控

4、制。圖2 精簡的fpga下載電路之一該電路只用法2根i/o控制信號(hào)線，比標(biāo)準(zhǔn)編程電路要少，利用特別控制信號(hào)的編碼與解碼，得到完成fpga的編程工作。更進(jìn)一步，也可以只用法一個(gè)i/o控制信號(hào)線，3所示，用法prog解碼電路(4所示)、clk解碼電路和data解碼電路(5所示)，得到fpga編程所必需的prog信號(hào)、clk信號(hào)和data信號(hào)。該辦法比圖2所示的電路所需要的控制線還要少。圖3 精簡的fpga下載電路之二圖4 prog解碼電路圖5 data解碼電路本辦法利用比標(biāo)準(zhǔn)fpga編程電路更少的i/o控制線，經(jīng)過解碼電路的解碼得到fpga編程所需要的控制信號(hào)。對(duì)于不同公司的產(chǎn)品，本辦法只要稍加變

5、動(dòng)就可以用法。應(yīng)用案例以xilinx的spartan ii系列產(chǎn)品為例，圖4為prog控制信號(hào)解碼電路，圖5為data信號(hào)解碼電路。不妨假定clk信號(hào)的周期為tclk，prog解碼電路中的時(shí)光常數(shù)為tprog=r1*c1，data解碼電路的時(shí)光常數(shù)為tdata=r2*c2。prog控制信號(hào)解碼電路的原理： p/c信號(hào)或p/c/d信號(hào)由prog編碼和clk(data)編碼組成，其中prog編碼是一個(gè)周期比較長的高電平,見圖4的t2-t0，它大于prog解碼電路的時(shí)光常數(shù)tprog，clk(data)編碼是周期比較短的脈沖，小于解碼電路的時(shí)光常數(shù)tprog，所以prog信號(hào)可以被解碼得到，而其他不

6、相關(guān)信號(hào)則被過濾掉。普通可以挑選prog編碼周期t2-t05tprog，而clk(data)編碼周期t3-t21/5tprog。當(dāng)fpga編程結(jié)束以后，p/c信號(hào)，或者p/c/d信號(hào)應(yīng)該立刻復(fù)位，否則prog會(huì)浮現(xiàn)錯(cuò)誤。data解碼電路的原理可以分成data=0和data=1兩種狀況：data=0時(shí)，當(dāng)p/c/d信號(hào)的前一個(gè)數(shù)據(jù)的升高沿t5結(jié)束，并保持一段時(shí)光，到達(dá)t6后，繼續(xù)保持高電平，經(jīng)過大約tdata(與從前狀態(tài)有關(guān))，data控制信號(hào)線就會(huì)浮現(xiàn)低電平，即信號(hào)0，為了越發(fā)牢靠，可以等一段時(shí)光，到達(dá)時(shí)刻t9時(shí)p/c/d信號(hào)再給出一個(gè)負(fù)脈沖用于鎖定數(shù)據(jù)。固然負(fù)脈沖的寬度應(yīng)該比較窄，否則dat

7、a信號(hào)會(huì)反轉(zhuǎn)，通常負(fù)脈沖寬度t10-t91/4tclk。data=1時(shí)，當(dāng)p/c/d信號(hào)的前一個(gè)數(shù)據(jù)的升高沿t5結(jié)束，并保持一段時(shí)光，到達(dá)t6后，立刻進(jìn)入低電平，經(jīng)過大約tdata(與從前狀態(tài)有關(guān))，data控制信號(hào)線就會(huì)浮現(xiàn)高電平，即信號(hào)1，為了越發(fā)牢靠，可以等一段時(shí)光，到達(dá)時(shí)刻t10時(shí)，p/c/d信號(hào)再給出一個(gè)升高沿用于鎖定數(shù)據(jù)。這樣data信號(hào)也可以被正確地解碼出來。在本例中clk信號(hào)無須特地的解碼電路，p/c/d信號(hào)可以挺直作為clk控制信號(hào)用法。本辦法經(jīng)過試驗(yàn)驗(yàn)證，其中r1=10kw，c1=0.1mf, r2=1kw， c2=0.01mf，d1為1n5817，u1/u2為74hc14。固然也可以按照需要舉行調(diào)節(jié)。結(jié)語fpga是一種功能十分強(qiáng)大，十