專用集成電路試驗指導(dǎo)書gai

1、實驗一 開發(fā)平臺軟件安裝與認知實驗實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學(xué)院通信工程系 學(xué)時：2學(xué)時一、實驗?zāi)康模?、了解Xilinx ISE 9.2/Quartus II軟件的功能。2、掌握Xilinx ISE 9.2/Quartus II的VHDL輸入方法。3、掌握Xilinx ISE 9.2/Quartus II的原理圖文件輸入和元件庫的調(diào)用方法。4、掌握Xilinx ISE 9.2/Quartus II軟件元件的生成方法和調(diào)用方法。5、掌握Xilinx ISE 9.2/Quartus II編譯、功能仿真和時序仿真。 6、掌握Xilinx ISE 9.2/Quartus

2、 II原理圖設(shè)計、管腳分配、綜合與實現(xiàn)、數(shù)據(jù)流下載方法。7、了解所編電路器件資源的消耗情況。二、實驗器材：計算機、Quartus II軟件或xilinx ISE三、實驗內(nèi)容：1、 本實驗以三線八線譯碼器（LS74138）為例，在Xilinx ISE 9.2軟件平臺上完成設(shè)計電路的VHDL文本輸入、語法檢查、編譯、仿真、管腳分配和編程下載等操作。下載芯片選擇Xilinx公司的CoolRunner II系列XC2C256-7PQ208作為目標(biāo)仿真芯片。2、 用1中所設(shè)計的的三線八線譯碼器（LS74138）生成一個LS74138元件，在Xilinx ISE 9.2軟件原理圖設(shè)計平臺上完成LS7413

3、8元件的調(diào)用，用原理圖的方法設(shè)計三線八線譯碼器（LS74138），實現(xiàn)編譯，仿真，管腳分配和編程下載等操作。四、實驗步驟：1、三線八線譯碼器（LS74138）VHDL電路設(shè)計（1）、三線八線譯碼器（LS74138）的VHDL源程序的輸入打開Xilinx ISE 9.2編程環(huán)境軟件Project Navigator，執(zhí)行“file”菜單中的【New Project】命令，為三線八線譯碼器（LS74138）建立設(shè)計項目。項目名稱【Project Name】為 “Shiyan”,工程建立路徑為“C:XilinxbinShiyan”，其中“頂層模塊類型（Top-Level Module Type）”為

4、硬件描述語言（HDL），如圖1所示。圖1點擊【下一步】，彈出【Select the Device and Design Flow for the Project】對話框，在該對話框內(nèi)進行硬件芯片選擇與工程設(shè)計工具配置過程。各標(biāo)簽具體含義如下：l 【Device Family】：定義所選芯片器件族l 【Device】:定義器件名l 【Package】:定義器件封裝形式l 【Speed Grade】:定義芯片工作速度等級l 【Top-Level Module Type】：定義頂層模塊類型l 【Synthesis Tool】：定義綜合工具l 【Simulator】:定義仿真測試工具l 【Genera

5、ted Simulation Language】:定義硬件描述語言針對本試驗所用開發(fā)板我們選擇 “CoolRunner2 CPLDs”系列的 “XC2C256-7PQ208”器件作為目標(biāo)芯片進行仿真，如圖2所示。圖2圖2的選項卡中“simulator”選項，如果選擇xilinx自帶的仿真器，則選擇“ISE simulator”，如果選擇第三方仿真軟件，則如圖所示。完成具體選擇后點擊【下一步】彈出如圖3所示對話框，在該對話框內(nèi)創(chuàng)建文件資源。圖3打開【New Source】標(biāo)簽，彈出如圖4所示對話框，在左側(cè)方框中包含了用戶可以創(chuàng)建的文件類型，包括以下內(nèi)容：l 【Schematic】:原理圖類型文件

6、l 【State Diagram】：狀態(tài)圖類型文件l 【Test Bench Waveform】：波形類型測試文件l 【User Document】：用戶類型文件l 【Verilog Module】：Verilog類型文件l 【Verilog Test Fixture】：Verilog語言描述類型測試文件l 【VHDL Library】：VHDL庫文件l 【VHDL Module】：VHDL類型模塊文件l 【VHDL Package】：VHDL類型文件封裝庫l 【VHDL Test Bench】：VHDL語言描述類型測試文件圖4在【File】標(biāo)簽下對話框內(nèi)寫入用戶自定義的文件名稱，標(biāo)簽【Loc

7、atior】下顯示了新定義文件的創(chuàng)建路徑，選中標(biāo)簽【Add to proje】前的對號標(biāo)記，將新創(chuàng)建的文件74ls138添加到工程 “Shiyan”中。點擊【下一步】，彈出如圖5所示對話框，在此對話框中輸入三線八線譯碼器（LS 74138）的的端口信息。圖5點擊【下一步】彈出【New Source Information】對話框，在該對話框內(nèi)顯示了新建文件的屬性及信息，如圖6所示。圖6點擊【完成】返回資源創(chuàng)建對話框，圖7點擊【完成】標(biāo)簽結(jié)束新建工程過程。進入Xilinx ISE文本編輯方式，在文本框中編輯輸入3線8線譯碼器的VHDL源程序，如圖7所示：library IEEE;use IEEE

8、.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity ls74138 is Port ( g1 : in std_logic; g2 : in st

9、d_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0);end ls74138;architecture Behavioral of ls74138 isbeginprocess(g1,g2,inp)begin if(g1 and g2)=1) then case inp is when 000=yyyyyyyyy=00000000; end case; else y G1,G2 = G2,INP = INP,Y = Y );- * Test Bench - User Define

10、d Section *u1:PROCESS BEGIN G1=0; wait for 10 us; G1=1; wait for 90 us; G1=0; wait; END PROCESS u1;u2:PROCESS BEGIN G2=0; wait for 10 us; G2=1; wait for 90 us; G2=0; wait; END PROCESS u2;u3:PROCESS BEGIN INP=000; wait for 20 us; INP=001; wait for 10 us; INP=010; wait for 10 us; INP=011; wait for 10

11、us; INP=100; wait for 10 us; INP=101; wait for 10 us; INP=110; wait for 10 us; INP=111; wait; end PROCESS u3;- * End Test Bench - User Defined Section *END behavior ;（4）芯片管腳定義如前所述添加用戶定義限制文件，如圖14所示，運行【Assign Package Pins】選項卡，Xilinx ISE將彈出管腳分配窗口，在如圖15，輸入各個端口管腳位置并保存，完成芯片管腳定義。圖14圖15 （5）編譯與綜合圖16 圖17運行【Pr

12、ocess for Source】中的【Implement Design】（圖16），ISE將自動完成編譯并調(diào)用內(nèi)嵌的綜合工具XST完成綜合過程，運行結(jié)果如圖17所示。編譯通過后即自動生成了電路燒錄下載文件（*.jed）以及資源消耗報告，通過該報告即可了解所設(shè)計電路的資源消耗情況。即設(shè)計中使用了幾個宏單元（Macrocells），幾個乘積項(Pterms)，幾個寄存器單元(Registers)，幾個用戶引腳(Pins)及幾個功能輸入塊(Function Block)。（6）編程下載本試驗用并行電纜將開發(fā)實驗平臺與計算機接在一起。確認下載電纜連接無誤后執(zhí)行Xilinx ISE的【iMPACT】命

13、令，將三線八線譯碼器（LS74138）設(shè)計文件下載到目標(biāo)芯片XC2C256-7PQ208中，硬件驗證所設(shè)計電路功能。2、元件的生成、調(diào)用和仿真如圖19所示，選擇“create schematic symbol”雙擊，將新建立的實體ls74138生成元件，放在庫中；新建原理圖文件，命名為 “Sch_LS74138”并添加到工程“Shiyan”中，如圖20。點擊【下一步】完成原理圖文件的創(chuàng)建。在彈出的原理圖編輯框內(nèi)選擇【Symbols】標(biāo)簽，在其目錄列表內(nèi)顯示了所有可用電路器件，其中包括了我們所設(shè)計的LS74138（圖21）。 圖19 圖20 圖21雙擊“l(fā)s74138”將其放置到原理圖編輯區(qū)內(nèi)。

14、點擊為器件添加外圍端口，如圖22所示。圖22將原理圖文件保存后返回【Xilinx Project Navigator】平臺，此時已經(jīng)將程序所設(shè)計的器件“LS74138”配置給了原理圖文件“sch_ls74138”，其余電路仿真、管腳配置、編譯、綜合以及電路下載等過程與文本設(shè)計方式一致，在此不在重復(fù)說明。五、預(yù)習(xí)與思考：思考：比較VHDL語言和原理圖的設(shè)計方法，這兩種設(shè)計各有哪些優(yōu)缺點。實驗二 組合邏輯電路的VHDL語言實現(xiàn)實驗性質(zhì)：驗證性 實驗級別：必做開課單位：信息與通信工程學(xué)院通信工程系 學(xué)時：2學(xué)時一、實驗?zāi)康模?、掌握VHDL語言設(shè)計基本單元及其構(gòu)成2、掌握用VHDL語言設(shè)計基本的組合

15、邏輯電路的方法。3、掌握VHDL語言的主要描述語句。二、實驗器材：計算機、Quartus II軟件或Xilinx ISE三、實驗內(nèi)容：以下三個內(nèi)容選擇兩個完成（一）、用VHDL語言實現(xiàn)八位加法器的設(shè)計并實現(xiàn)功能仿真。（二）、用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真（三）、用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。四、實驗步驟：（一）、用VHDL語言實現(xiàn)八位加法器的設(shè)計并實現(xiàn)功能仿真。1、完成1位全加器設(shè)計，在Xilinx ISE軟件平臺上完成設(shè)計電路的VHDL文本輸入，編輯，編譯，仿真，管腳分配和編程下載等操作。下載芯片選擇Xilinx公司的CoolRunner II系列XC

16、2C256-7PQ208作為目標(biāo)仿真芯片。2、用實驗內(nèi)容1所設(shè)計的全加器的VHDL文件生成一個adder的元件，在Xilinx ISE軟件原理圖設(shè)計平臺上完成adder元件的調(diào)用，用原理圖的方法設(shè)計一個8位二進制加法器，實現(xiàn)編譯，仿真，管腳分配和編程下載等操作。原理：全加器是帶進位信號的加法器，其邏輯表達式為： 。它的真值表如表1所示，其中和為加數(shù)與被加數(shù)，是輸入的進位位信號，而是和數(shù)，是輸出進位位信號。參考真值表，實現(xiàn)八位全加器的功能。表1 輸入輸出0000000110010100110110010101011100111111一）1位加法器的VHDL源程序參考如下：library IEEE

17、;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity adder is Port ( a : in std_logic; b :

18、in std_logic; cin : in std_logic; sum : out std_logic; cout : out std_logic);end adder;architecture Behavioral of adder isbegin sum = (a xor b) xor cin; cout a,b = b,cin = cin,sum = sum,cout = cout); u1: PROCESS BEGIN a=0; wait for 10 us; a=1; wait for 20 us; a=0; wait for 10 us; a=1; wait for 10 us

19、; a=0; wait for 20 us; a=1; wait for 10 us; a=0; wait for 10 us; a=1; wait; END PROCESS u1; u2:processbegin b=1;wait for 10 us;b=0;wait for 10 us;b=1;wait for 10 us;b=0;wait for 10 us;b=1;wait for 20 us;b=0;wait for 10 us;b=1;wait for 10 us;b=0;wait for 20 us;b=1;wait; END PROCESS u2; u3: process be

20、gin cin=0; wait for 40 us;cin=1;wait for 20 us;cin=0; wait;end process u3;END behavior;仿真圖如下圖1所示： 圖 1管腳分配和編程下載如實驗一，這里不再累述。二）用實驗內(nèi)容1所設(shè)計的全加器的VHDL文件生成一個adder的元件，在Xilinx ISE軟件原理圖設(shè)計平臺上完成adder元件的調(diào)用，用原理圖的方法設(shè)計一個8位二進制加法器：步驟一）在processer for Source:”adder”窗口點擊Create Schematic Symbol如下圖2所示，生成adder的元件，在Sources in

21、 Project 窗口新建Schematic 文件 命名adder8 ,如下圖3所示，在Xilinx ECS平臺上點Symbols如圖4所示，添加8個adder到原理圖編輯區(qū)域,連接各元件并添加引腳，如圖5 圖 2 圖 3 圖 4圖 5仿真結(jié)果如下圖：（二）、用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真優(yōu)先計編碼器常用于中斷的優(yōu)先級控制，以8位輸入，3位二進制輸出的優(yōu)先級編碼器為例，當(dāng)其中一個輸入有效時，就可以輸出一個對應(yīng)得3位二進制 編碼。另外，當(dāng)同時有幾個輸入有效時，將輸出優(yōu)先級最高的那個輸入所對應(yīng)得二進制編碼。其真值表如下所示：表2 優(yōu)先編碼器真值表輸入二進制編碼輸出Input7In

22、put6Input5Input4Input3Input2Input1Input0Y2Y1Y0xxxxxxx0111xxxxxx01110xxxxx011101xxxx0111100xxx01111011xx011111010x0111111001x1111111000用VHDL語言實現(xiàn)優(yōu)先編碼器的設(shè)計并實現(xiàn)功能仿真驗證其功能。參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY priorityencoder IS PORT (input:IN STD_LOGIC_VECTOR (7 DOWNTO 0); y:OUT STD_LOGIC_

23、VECTOR (2 DOWNTO 0);END priorityencoder;ARCHITECTURE rt1 OF priorityencoder ISBEGIN PROCESS (input) BEGIN IF(input(0)=0) THEN y=111; ELSIF(input(1)=0) THEN y=110; ELSIF(input(2)=0) THEN y=101; ELSIF(input(3)=0) THEN y=100; ELSIF(input(4)=0) THEN y=011; ELSIF(input(5)=0) THEN y=010; ELSIF(input(6)=0)

24、 THEN y=001; ELSE y input,y = y);- * Test Bench - User Defined Section * tb : PROCESS BEGIN input=11011010;wait for 10 us;input=11101101;wait for 10 us;input=10110011;wait for 10 us;input=11010111;wait for 10 us;input=01101111;wait for 10 us;input=11011111;wait for 10 us;input=10111111;wait for 10 u

25、s;input=11111111;wait for 10 us;input=01111111;wait for 10 us;input=11011011;wait for 10 us;input=11011111;wait for 10 us;input=11111001;wait for 10 us; END PROCESS tb;- * End Test Bench - User Defined Section *END behavior;仿真圖如下：（三）、用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。選擇器常用于信號的切換，四選一選擇器可以用于4路信號的切換。其真值表如下所示：

26、表3 四選一真值表選擇輸入數(shù)據(jù)輸入數(shù)據(jù)輸出baInput0Input1Input2Input3y000xxx0001xxx101x0xx001x1xx110xx0x010xx1x111xxx0011xxx11用VHDL語言實現(xiàn)四選一選擇器的設(shè)計并實現(xiàn)功能仿真。參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 IS PORT (input:IN STD_LOGIC_VECTOR (3 DOWNTO 0); a,b:IN STD_LOGIC; y:OUT STD_LOGIC);END mux4;ARCHITECTURE rt1

27、OF mux4 ISSIGNAL se1:STD_LOGIC_VECTOR (1 DOWNTO 0);BEGIN se1=b&a; PROCESS (input,se1) BEGIN IF(se1=00)THEN y=input(0); ELSIF(se1=01)THEN y=input(1); ELSIF(se1=10)THEN y=input(2); ELSE y input,a = a,b = b,y = y);- * Test Bench - User Defined Section *u1: PROCESS BEGIN a=0;wait for 30 us;a=1;wait for

28、30 us;a=0;wait for 10 us;a=1;wait; END PROCESS u1;u2: process begin b=0; wait for 20 us; b=1; wait for 40 us; b=0; wait for 10 us; b=1; wait for 10 us; b=0; wait; end process u2;u3: process begin input=1101; wait for 20 us; input=1010; wait for 20 us; input=0111; wait for 40 us; input=0001; wait ; e

29、nd process u3; - * End Test Bench - User Defined Section *END behavior;六、預(yù)習(xí)與思考預(yù)習(xí)：在實驗前編好實驗程序，做實驗時驗證。實驗三 時序邏輯電路的VHDL語言實驗實驗性質(zhì)：設(shè)計性 實驗級別：必做開課單位：信息與通信工程學(xué)院通信工程系 學(xué)時：3學(xué)時一、實驗?zāi)康模?、掌握用VHDL語言設(shè)計基本的時序邏輯電路及仿真。 2、掌握VHDL順序語句和并行語句的異同3、掌握觸發(fā)器同步復(fù)位和異步復(fù)位的實現(xiàn)方式。4、掌握軟件時鐘的加入方法。5、掌握信號和變量的主要區(qū)別。二、實驗器材：計算機、Quartus II軟件或xilinx ISE三

30、、實驗內(nèi)容：（3選1）（一）、設(shè)計一個60進制的計數(shù)器（二）、設(shè)計一帶使能的同步復(fù)位清零的遞增8位二進制計數(shù)器（三）、設(shè)計一帶使能的異步清零復(fù)位的遞增8位二進制計數(shù)器四、實驗步驟：1、設(shè)計一個60進制的計數(shù)器并實現(xiàn)仿真2、設(shè)計一帶使能的同步復(fù)位清零的遞增計數(shù)器并實現(xiàn)時序仿真。3、設(shè)計一帶使能的異步復(fù)位清零的遞增計數(shù)器并實現(xiàn)時序仿真。4、測試向量設(shè)計部分參考程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,clear,ld,enable:i

31、n std_logic; d:in std_logic_vector(7 downto 0); qk:out std_logic_vector(7 downto 0);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt :std_logic_vector(7 downto 0); BEGIN IF (clkEVENT AND clk = 1) THEN IF(clear = 0) THEN cnt := 00000000; ELSE IF(ld = 0) THEN cnt :=

32、d; ELSE IF(enable = 1) THEN cnt := cnt + 00000001; END IF; END IF; END IF; END IF; qk clk,clear = clear,ld = ld,enable = enable,d = d,qk = qk);- * Test Bench - User Defined Section *u1 : PROCESS BEGIN clk=0;wait for clk_cycle/2;clk=1;wait for clk_cycle/2;clk=0;wait for clk_cycle/2;clk=1;wait for clk_cycle/2;clk=0;wait for clk_cycle/2;clk=1;wait for clk_cycle/2;clk=0;wait for clk_cycle/2;clk=1;wai