數(shù)電課后習(xí)題及答案

1、題 1.1 完成下面的數(shù)值轉(zhuǎn)換：(1) 將二進(jìn)制數(shù)轉(zhuǎn)換成等效的十進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)。 ( 0011101)2 ( 11011.110) 2( 110110111) 2解： ( 0011101) 2 =1 24+ 123+ 122+ 1 20=(29) 10 (0011101)2 =(0 011 101) 2= (35)8 (0011101)2 =(0001 1101)2= (1D) 16 (27.75)10，(33.6)8， (1B.C)16； (439)10，(667)8，(1B7)16；(2) 將十進(jìn)制數(shù)轉(zhuǎn)換成等效的二進(jìn)制數(shù) (小數(shù)點(diǎn)后取 4位)、八進(jìn)制數(shù)及十六進(jìn)制數(shù)。 ( 89

2、) 10 ( 1800) 10 ( 23.45)10解得到： (1011001)2 ，(131)8 ，(59)16； (11100001000) 2，(3410) 8， (708) 16 (10111.0111) 2，(27.31) 8，(17.7) 16；(3) 求出下列各式的值。( 54.2)16 =() 10 ( 127)8 =() 16 ( 3AB6 )16 =() 4 解 (84.125)10； (57)16； (3222312)4； 題1.2 寫出 5位自然二進(jìn)制碼和格雷碼。題 1.3 用余 3 碼表示下列各數(shù)( 8)10(7)10( 3)10 解( 1)1011；( 2)1010

3、；( 3)0110題 1.4 直接寫出下面函數(shù)的對偶函數(shù)和反函數(shù)。Y AB C D E CY AB (A C)(C DE)Y A (B C (D E)Y (A B C)ABC 解(1) YD (A B)C D)E C，Y (A B)C D )E C(2) YD (A B)(A C C(D E)，Y (A B)(AC C(D E )(3) YD A(BC (DE)，Y A(BC(D E)(4) YD ABC A B C，Y A BC A B C題 1.5 證明下面的恒等式相等(AB C)B ABC ABC ABCAB B AB A BBC AD (A B)(B D)(A C)(C D) (A C

4、 )(B D)(B D) AB BC1、(AB+C)B=AB+BC=AB ( C+C)+ ( A+A)BC =ABC +ABC+ ABC + ABC= ABC+ABC+ ABC 2、AB+B+AB=A+B+AB=A+B+B=A+B3、左 =BC+AD ， 對偶式為 (B+C)(A+D)=AB+AC+BD+CD 右=(A+B)(B+D) (A+C)(C+D) ，對偶式為： AB+AC+BD+CD 對偶式相等，推得左 =右。4、(A+C)(B+D)(B+D)= (A+C)(B+BD+BD)= (A+C)B=AB+BCY 的值為 1。題 1.7 在下列各個邏輯函數(shù)中，當(dāng)變量 A、B、C 為哪些取值組

5、合時，Y AB BC ACY AB A BC AB ABCY AB ABC AB ABCY AB BC (A B)Y=AB+BC+AC= AB(C+C)+BC (A+A)+AC(B+B)=m7+m6+m1+m3 使以上四個最小項(xiàng)為 1 時， Y 為 1. 即： 111； 110； 011； 001(2) 000,001,011,100(3) 100,101,000,011,010,111(4) 110,111,010 題 1.8 列出下面各函數(shù)的真值表Y1=AB BC AC Y2 AB BC ACY1=ABC AB CY2 AB BC A C題 1.9 在舉重比賽中，有甲、乙、丙三名裁判，其中

6、甲為主裁判，乙、丙為副裁判，當(dāng)主 裁判和一名以上 （包括一名）副裁判認(rèn)為運(yùn)動員上舉合格后， 才可發(fā)出合格信號。 列出該函 數(shù)的真值表。設(shè) A 為主裁判，真值表如下表所示。題 1.10 一個對 4 邏輯變量進(jìn)行判斷的邏輯電路。 當(dāng) 4變量中有奇數(shù)個 1 出現(xiàn)時，輸出為 1； 其他情況，輸出為 0。列出該電路的真值表，寫出函數(shù)式。Y ABCD ABCD ABCD ABCD ABCD ABCD ABC D ABCD題 1.11 已知邏輯函數(shù)真值表如右表所示，寫出對應(yīng)的函數(shù)表達(dá)式。將 Y 為 1對應(yīng)的最小項(xiàng)相加，就可以得到函數(shù)式。Y=m1+m2+m4+m5+m7=ABC+ ABC+ ABC+ ABC+

7、 ABC同理可以得到題 1.12 的函數(shù)式：Y= ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD題 1.13 寫出如下圖所示的各邏輯圖對應(yīng)的邏輯函數(shù)式。Y1 (AB ) (A B) A BY2 (A B) (BC ) ABC題 1.14 寫出如下圖所示的各邏輯圖對應(yīng)的邏輯函數(shù)式。Y1=(A+B) C) +(CD) Y2=(AB)E+(BCD)E) 題 1.15 利用公式法將下列各函數(shù)化為最簡與或式。(1) Y=ABC+A+B+C=BC+A+B+C = C+A+B+C =1(2) Y=(ABC) +(AB) =A+B+C+A+B =1(3) Y=ABCD+ABD+

8、ACD =AD(BC+B+C) =AD(4) Y=AB (ACD+(AD+BC) ) (A+B) = AB (ACD+(AD+BC) ) (AB) =0(5) Y=AC (CD+AB) +BC(B+AD) +CE) = BC(B+AD) (CE) =ABCDE(6) Y=AC +ACD+ABEF +B(D+E)+BCDE+BCDE+ABEF= AC +AD+ABEF +B(D+E)+BC (D+E)+ABEF= AC+AD+B(D+E) +AE (B F)題 1.16 寫出下圖中各邏輯圖的邏輯函數(shù)式，并化簡為最簡與或式。(a) Y=(ABC) (BC) ) =ABC+BC(b) Y=(A+B)

9、 +(A+B) +(B+C) ) = (A+B)(A+B)(B+C)=(AB+AB) (B+C)=AB+ABC(c) Y1=(AB) (ADC) ) =AB+ ADCY2=(AB) (ADC) (ACD)(ACD)=AB+ ADC+ACD+ACD= AB+ ADC+ACD+ACD(d) Y1=(AB) +(A+B)C) ) =AB+ +(A+B)C=AB+BC+ACY2=(A+B)+C=BC+AC題 1.17 將下列各函數(shù)式化為最小項(xiàng)之和的形式。Y=ABC+AC+BC =ABC+A(B+B)C+(A+A)BC = ABC+ABC+ABC+ ABCY=AB+(BC)(C+D) ) =AB+B+C

10、+D=B+C+D =m(0,1,2,4,5,6,7,8,9,10,12,13,14,15)Y=ABCD+BCD+AD= m(1,3,5,7,9,15)Y=(A+B)(C+D) =AB+CD =m(0,1,2,3,4,7,8,11,12,13,14,15)題 2-1 三極管的開關(guān)特性指的是什么？什么是三極管的開通時間和關(guān)斷時間？若希望提 高三極管的開關(guān)速度，應(yīng)采取哪些措施？ 解：三極管在快速變化的脈沖信號的作用下，其狀態(tài)在截止與飽和導(dǎo)通之間轉(zhuǎn)換，三極管 輸出信號隨輸入信號變化的動態(tài)過程稱開關(guān)特性。開通時間是指三極管由反向截止轉(zhuǎn)為正向?qū)ㄋ钑r間，即開啟時間 (是三極管發(fā)射 結(jié)由寬變窄及基區(qū)建立電

11、荷所需時間) 關(guān)斷時間是指三極管由正向?qū)ㄞD(zhuǎn)為反向截止所需的時間，即關(guān)閉時間(主要是清除三極管內(nèi)存儲電荷的時間) 三級管的開啟時間和關(guān)閉時間總稱為三極管的開關(guān)時間，提高開關(guān)速度就是減小開關(guān)時間。因?yàn)橛衪 ttoff tonts tf的大小是決定三極管開關(guān)時間的主要參數(shù)。所以為提高開關(guān)速度通常要減輕三極管飽和深度題 2-2 試寫出三極管的飽和條件，并說明對于題圖 2-62 的電路，下列方法中，哪些能使 未達(dá)到飽和的三極管飽和 .iB 6 VBE解： 三極管的飽和判斷條件為iB IBSRbCRb所以，能使未達(dá)到飽和的三極管飽和的方法：題 2-3 電路如圖 2-63 所示，其三極管為硅管， =20

12、，試求 小于何值時，三極管 T 截止；大于何值時，三極管 T 飽和；題 2-5 為什么說 TTL 反相器的輸入端在以下 4 種接法下都屬于邏輯 0？ (1)輸入端接地。(2) 輸入端接低于 0.8V 的電源。(3)輸入端接同類門的輸出低電壓 0.2V 。(4) 輸入端接 200解：( 2)因?yàn)?TTL 反相器 VIL(max)=0.8V ,相當(dāng)于輸入低電平。( 4)因?yàn)?TTL 反相器接的輸入端負(fù)載題 2-6 為什么說 TTL 反相器的輸入端在以下 4 種接法下都屬于邏輯 1？(1)輸入端懸空。(2) 輸入端接高于 2V 的電源。(3)輸入端接同類門的輸出高電壓 3.6V 。(4) 輸入端接

13、10k 的電阻到地。(1) 如果輸入端 A 懸空，由下圖 TTL 反相器電路可見，反相器各點(diǎn)的電位將和 A 端接高電 平的情況相同，輸出也為低電平。所以說 TTL 反相器的輸入端懸空相當(dāng)于接高電平。( 2)因?yàn)?TTL 反相器 VIH min =2.0V 輸入端接高于 2V 的電源相當(dāng)于輸入高電平。 (此時 反相器輸出低電平)( 4)因?yàn)?TTL 反相器接的輸入端負(fù)載 ，則 TTL 反相器輸出低電平。所以輸入端接的 電 阻到地相當(dāng)于接高電平。題 2-7 指出圖 2-65 中各門電路的輸出是什么狀態(tài)(高電平、低電平或高阻態(tài)) 。已知這些 門電路都是 74 系列的 TTL 電路。解：根據(jù) TTL

14、反相器電路輸入端負(fù)載特性：關(guān)門電阻 開門電阻同時考慮圖中各邏輯門的 功能特點(diǎn) :題 2-8 說明圖 2-66 中各門電路的輸出是高電平還是低電平。已知它們都是 74HC 系列的 CMOS 電路。解：根據(jù) CMOS 門在輸入正常工作電壓 0VDD 時，輸入端的電流為 “0”的特點(diǎn)，則接輸入 端電阻時，電阻兩端幾乎沒有壓降值。答案如下：題 2-9 用 OC 門實(shí)現(xiàn)邏輯函數(shù) Y (AB) (BC ) D 畫出邏輯電路圖。Y題 2-10 分析題圖 2-67 所示電路，求輸入2.11 在題圖 2-68 所示的 TTL 門電路中， 如有錯誤請改正。S1 、S0 各種取值下的輸出 Y，填入 要實(shí)現(xiàn)下列規(guī)定的

15、邏輯功能時， 其連接有無錯誤？Y1 (AB) (CD)(a)Y2 (AB)Y3 (AB C)(b)(c)( )aABCD解：原圖都有錯誤： （ a）圖的普通 TTL門不可輸出端 “線與 ”連接，TTL 門只有 OC 門可輸出端線與連接； （ b）圖應(yīng)把接 VCC 處改為接邏輯 “0”，才能實(shí)現(xiàn)； （ c）圖原來不能實(shí)現(xiàn)；原圖需作如下修改： 題 2-15 試說明在下列情況下，用萬用表測量圖 2-71中的端得到的電壓各為多少：3）4）5）0.2V）； 接高電平（ 3.2V ）； 經(jīng) 51 電阻接地； 經(jīng) 10k 電阻接地。圖中的與非門為 74 系列的 TTL 電路，萬用表使用 5V 量程，內(nèi)阻為

16、20 k/V 解：根據(jù) TTL 門電路輸入端負(fù)載特性和 TTL 與非門的邏輯功能解題。（ 1） 懸空時：圖 2-71 的等效電路如圖 （a）所示， 懸空的端連接的發(fā)射結(jié)不導(dǎo)通，只有 端的發(fā)射結(jié)導(dǎo)通，總電路等同一個反相器。萬用表相當(dāng)一個 20k 以上的大電阻接在 和地之間。因?yàn)?20k （ 2.0k ），根據(jù)反相器輸入端負(fù)載特性，則=1.4V。2） 接低電平（ 0.2V ）時：連接端的發(fā)射結(jié)導(dǎo)通， VB1 被箝位在 0.9V,此時接端的發(fā)射結(jié)也導(dǎo)通，發(fā)射結(jié)壓降 0.7V ，因此=0.2V 。（3）接高電平（ 3.2V ）：情況同（ 1），則=1.4V 。（4）經(jīng) 51 電阻接地：圖 2-71 的

17、等效電路如圖（b）所示 ,由圖可由下式求得的電壓值：求得=0.05V,則=0.05V（5） 經(jīng) 10k 電阻接地：則 =1.4V （此時 也為 1.4V ，只是 10k 電阻上和 20k 電阻上各自的電流值不同） 。題 2-16 若將圖 2-71 中的門電路改為 CMOS 與非門，試說明當(dāng)為題 2-15 給出的五種狀態(tài) 時測得 的各等于多少 ?解：因?yàn)?CMOS 門在輸入工作電壓（ 0VDD ）時，輸入端電流為 0，所以萬用表的等效內(nèi) 阻（ 20K ）壓降為 0，則給出的五種狀態(tài)時測得的均為 0V。A B CY0 0 000 0 100 1 000 1 111 0 001 0 111 1 01

18、1 1 11Y 的邏輯表達(dá)式。Y=(A S1)+(B S1) S0S1S0Y00A+B01(A+B) 10(AB)11AB題 3.1 分析如圖示電路的邏輯功能。Y=(A +B )(A+B)C) )=AB+(A+B)C=AB+AC+BC 三人表決電路。題 3.3 編碼器的邏輯功能是什么？普通編碼器和優(yōu)先編碼器的主要區(qū)別是什么？編碼器是將 m 路輸入數(shù)據(jù)按一定規(guī)律編成 n 位二進(jìn)制碼， 。普通編碼器和優(yōu)先編碼器的主要區(qū)別是普通編碼器只能處理某一時刻只 有一路有效的信號，優(yōu)先編碼器允許多路信號同時有效，但某一時刻只能對優(yōu)先級別最高 的信號編碼。題 3.4 若區(qū)分 30 個不同的信號，應(yīng)編成幾位碼，若

19、用 74HC148 構(gòu)成這樣的編碼器應(yīng)采用幾片 74HC148 。2430111、111 000，所以電路能自啟動。（3）繪出電路圖001/0010/0100/0011/0101/0000/1 / /Q2* (Q1Q0 )Q2+(Q0 )Q2Q1* (Q2Q0 )Q1+( Q0 )Q1Q0* Q0=(1)Q0 +(1) Q0輸出方程題 5.17 】利用 D 觸發(fā)器設(shè)計一個同步七進(jìn)制加法計數(shù)器。Q1Q2Q0000111100001/0010/0100/0011/01101/0110/0 /000/1010101010Q1Q0Q200 01 11 10Q1 Q1Q0 Q2Q1Q 0QQ2Q0000

20、11110010011100Q0 Q1Q0 +Q2Q0 =(Q2Q1 ) Q0Q1Q0Q2Q1Q0 00011110000001001C Q2Q1狀態(tài)方程：FF2 : Q2* Q1Q0 Q2Q1FF1 : Q1* Q1Q0 Q2Q1Q0FF0 : Q0* Q1Q0 +Q2Q0=(Q2Q1) Q0DFF 特性方程：Q* D驅(qū)動方程：FF2 : D2 Q1Q0 Q2Q1FF1 : D1 Q1Q0 Q 2Q1Q0FF0 : D0 Q1Q0 +Q2Q0=（Q2Q1）Q0檢驗(yàn)自啟動：由卡諾圖可知 111000 ，所以電路能自啟動。（ 3）繪出電路圖 （略）【題 5.18】設(shè)計一個數(shù)字鐘電路，要求能用 2

21、4 小時制顯示時、分、秒。 解：設(shè)計提示：1、分別實(shí)現(xiàn) 24、 60、 60 進(jìn)制三個計數(shù)器， 用以實(shí)現(xiàn)時、分、秒三個模塊；2、利用串行進(jìn)位法將三個模塊級聯(lián)， 秒模塊輸入 1Hz 頻率的時鐘信號；3、每個模塊通過顯示譯碼器（如7448、 7449）連接到數(shù)碼管上，進(jìn)行時間的顯示。 電路圖略。題 6.1 試說明 ROM 和 RAM 的區(qū)別，它們各適用于什么場合？題 6.2 試說明 PROM 種類，以及擦除和寫入方法。題 6.3 試說明 SRAM 和 DRAM 存儲原理有何不同？題 6.4 一塊 ROM 芯片有 10 條地址線， 8 條數(shù)據(jù)線，試計算其存儲容量是多少？題 6.5 某計算機(jī)具有 16

22、 位寬度的地址總線和 8 位寬度的數(shù)據(jù)總線，試計算其可訪問的最 大存儲器容量是多少？如果計算機(jī)已安裝的存儲器容量超過此數(shù)值，會怎樣？題 6.6 試用 5124 的 RAM 芯片構(gòu)成 512 8 的存儲器。題 6.7 試用 2564 的 RAM 芯片構(gòu)成 1024 4 的存儲器。需要一個怎樣規(guī)格的二進(jìn)制譯碼 器？題 6.8 試說明 Flash ROM 有何特點(diǎn)和用途，與其他存儲器比較有什么不同？ 題 6.9 試說明 CPLD 和 FPGA 各代表什么，其可編程原理各是什么？題 6.10 試用 VHDL 語言設(shè)計六進(jìn)制加法計數(shù)器。題 6.1 試說明 ROM 和 RAM 的區(qū)別，它們各適用于什么場合

23、？答： ROM 斷電后數(shù)據(jù)仍能保留，而 RAM 內(nèi)數(shù)據(jù)會丟失； ROM 主要適合要求數(shù)據(jù)永久存儲 的場合，而 RAM 適合臨時存儲數(shù)據(jù)。題 6.2 試說明 PROM 種類，以及擦除和寫入方法。答： PROM主要包括 OTPROM 、UVEPROM 、EEPROM ；紫外線擦除、 FN隧道穿越擦除和 寫入（隧道注入） ，以及熱電子注入寫入（雪崩注入） 。題 6.3 試說明 SRAM 和 DRAM 存儲原理有何不同？答： SRAM 利用觸發(fā)器電路存儲數(shù)據(jù)，能長期自行存儲數(shù)據(jù)；而 DRAM 利用電容效應(yīng)存 儲數(shù)據(jù)，由于電容的漏電特性， DRAM 本身不能長期保存數(shù)據(jù)，需要控制電路配合使用。題 6.4

24、 一塊 ROM 芯片有 10 條地址線， 8 條數(shù)據(jù)線，試計算其存儲容量是多少？ 答： 210 8 比特 =8K 比特 =1K 字節(jié)。題 6.5 某計算機(jī)具有 16 位寬度的地址總線和 8 位寬度的數(shù)據(jù)總線，試計算其可訪問的最 大存儲器容量是多少？如計算機(jī)已安裝存儲器容量超過此數(shù)值，會怎樣？答： 216 8 比特。如果超出此數(shù)值，超出部分計算機(jī)不能直接訪問（使用） 。題 6.6 試用 5124 的 RAM 芯片構(gòu)成 512 8 的存儲器。A0A1A8 R/W CS題 6.7 試用 2564 的 RAM 芯片構(gòu)成 1024 4 的存儲器。需要一個怎樣規(guī)格的二進(jìn)制譯碼 器？需要一個 2線到 4 線

25、的二進(jìn)制譯碼器，輸出低電平有效。2-4線譯碼器I/O 0I/O 1I/O 2I/O3題 6.8 試說明 Flash ROM 有何特點(diǎn)和用途，與其他存儲器比較有什么不同？ 答： Flash ROM 集成度高、成本低，適合便攜設(shè)備長期存儲數(shù)據(jù)。Flash ROM斷電數(shù)據(jù)不丟失，集成度比 EEPROM 更高、容量更大、價格更低，擦除速度快。屬于 ROM ，CPLD 基于題 6.9 試說明 CPLD 和 FPGA 各代表什么，其可編程原理各是什么？ 答： CPLD 是復(fù)雜可編程邏輯器件的簡寫， FPGA 是現(xiàn)場可編程門陣列的簡寫； 乘積項(xiàng)編程原理，而 FPGA 則是基于查找表的編程原理。題 7.5 試

26、用 555 定時器設(shè)計一個單穩(wěn)態(tài)觸發(fā)器，要求輸出脈沖寬度在 調(diào)，取定時電容 C=10 F tW=1 5s,15s 范圍內(nèi)連續(xù)可VC( ) VC (0)tWlnW VC ( ) VC (t)VCC 0RC ln CC 2VCC 2VCC3RCln3 1.1RCR 90.9 454.5k題 7.6 用 555 定時器連接電路，要求輸入如圖所示，輸出為矩形 脈沖。連接電路并畫出輸出波形。題 7.7 用 555 定時器構(gòu)成的多諧振蕩器，欲改變其輸出頻率可改變哪些參數(shù)。T1(R1 R2 )C lnVCC VTVCC VTT2T T1 T20 VT0 VT欲改變輸出頻率可改變 R1,R2,C,VCC,VC

27、O 題 7.8 若用 555 定時器構(gòu)成一個電路，要求當(dāng) VCO 端分別接 高、低電平時， VO 端接的發(fā)聲設(shè)備能連續(xù)發(fā)出高、 低音頻率，連接電路并寫出輸出信號周期表達(dá)式。 用多諧振蕩器：T (R1 R2)C 1n VCVCCC 1/V2CVOCO R2C1n2輸出頻率會隨 VCO 的變化而變化。題 7.9 如圖 7-40所示的電路中 L1 ，L2 ， L3 分別是什么電路。若R1=R2=48K ，C=10 F，輸出信號 VO 的頻率是多少。L1 為多諧振蕩器 ;L2 為施密特觸發(fā)器 ;L3 為單穩(wěn)態(tài)觸發(fā)器。施密特觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器均不改變輸入信號的頻率， VO 的頻率僅由 L1 的頻率決定

28、。f 1 1Hz T (R1 2 R2 )C ln2題 7.10 如圖 7-41 所示的電路是由 555 定時器構(gòu)成的開機(jī)延 時電 路。給定 C=25F，R=91k ，VCC=12V ，計算常閉開 關(guān) S 斷開后， 經(jīng)過多長時間跳變?yōu)楦唠娖健？捎秒娮鑳啥穗妷河嬎銜r間S 斷開，電阻 R 上的電壓降到 1/3VccTD =RCln vR( )-vR(0)DvR( )-VR(t)= RCln 0-1VCC = RCln30-13VCC= 91 103 25 10-6 F 1.1 2.5S也可用電容兩端電壓計算時間：兩種方法結(jié)果相同S 斷開，電阻 C 上的電壓上升到 2/3VccTD = RCln v

29、C( )-vC(0)DvC( )-VC(t)。VCC -0= RCln CC2 = RCln3 2.5SVCC - 32VCC題 7.12 圖中，在3 VI 輸入下用什么樣的電路可以得到 VO 的波形。）用施密特觸發(fā)器。b）用單穩(wěn)態(tài)觸發(fā)器加反相器。c）輸入信號經(jīng)微分電路使其變成窄脈沖，然后用單穩(wěn)態(tài)觸發(fā)器再加反相器。題 7.13 圖中，在 VI 輸入下用什么樣的電路可以得到 VO 的波形。a）先用施密特觸發(fā)器變成矩形脈沖，然后再用單穩(wěn)態(tài)觸發(fā)器。b）先將輸入信號用反相器，然后用兩級單穩(wěn)態(tài)觸發(fā)器。題 8.1 已知某 8 位倒 T 形電阻網(wǎng)絡(luò) DAC 電路中， 輸入二進(jìn)制數(shù) 10000000 ，輸出模

30、擬電壓。 當(dāng)輸入二進(jìn)制數(shù) 10101000 時，計算輸出模擬電壓的大小。解：題 8.2 在如圖 8-28 所示的 DAC 電路中，給定，試計算：（1）輸入數(shù)字量的每一位為 1 時在輸出端產(chǎn)生的電壓值。（ 2）輸入為全 1、全 0 和 1000000000 時對應(yīng)的輸出電壓值。解： 倒 T 形電阻網(wǎng)絡(luò) DAC 的公式1） - 每一位的 1在輸出端產(chǎn)生的電壓分別為 2.5V， 1.25V， 0.625V ， 0.313V ， 0.156V ， 78.13mV ， 39.06mV ， 19.53mV ， 9.77mV ， 4.88mV 。（2）輸入全 1、全 0 和 1000000000 時的輸出電

31、壓分別為 4.995V ，0V 和 2.5V。題 8.3 對于一個 8 位 DAC ：（1）若最小輸出電壓增量為 0.02V ，試問當(dāng)輸入代碼為 01001111 時，輸出電壓為多少？ （2）若其分辨率用百分?jǐn)?shù)表示，則應(yīng)是多少？解：（ 1）最小輸出電壓增量對應(yīng)輸出代碼最低位為1 的情況（即輸入代碼為 00000001），所以當(dāng)輸入代碼為 01001111 時，輸出電壓為（2） DAC 的分辨率用百分?jǐn)?shù)表示最小輸出電壓與最大輸出電壓之比。對于該 8 位 DAC ，其分辨率用百分?jǐn)?shù)表示為題 8.4 如圖 8-29 所示是用 CB7520 和同步十六進(jìn)制計數(shù)器 74LS161 組成的波形發(fā)生器電 路。已知 CB7520 的，試畫出輸出電壓的波形，并標(biāo)出波形圖中各電壓的幅度。題 8.5 用一個 4位二進(jìn)制計數(shù)器 74LS161、一個 4位數(shù)模轉(zhuǎn)換電路和一個 2 輸入與非門設(shè) 計一個能夠產(chǎn)生如圖 8-30 所示波形的波形發(fā)生器電路。題 8.6 若 ADC （包括取樣 保持電路）輸入模擬電壓信號的最高變化頻率為10kHz ，試說明取樣頻率的下限是多少？完成一次模數(shù)轉(zhuǎn)換所用的時間上限是多少？解：取樣頻率下限 20kHz ，所用時間上限 50題 8.7 在 10 位逐次漸近型 ADC 中，