電子信息EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書

1、EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書適用于電子信息工程專業(yè)QUARTUS II 8.1 軟件的使用一、頭驗(yàn)?zāi)康募耙螅?、 練習(xí)使用QUARTUS II 8.1軟件，掌握利用該軟件進(jìn)行簡單 EDA設(shè)計的基本 流程；2、完成一個通過撥碼開關(guān)控制發(fā)光二極管亮滅的應(yīng)用，實(shí)驗(yàn)結(jié)束后可獨(dú)立完成 思考題。二、實(shí)驗(yàn)環(huán)境及器材：1、微機(jī)（已安裝授權(quán)的QUARTUS II 8.1軟件）2、EDA/SOPC實(shí)驗(yàn)開發(fā)系統(tǒng)3、USB Blaster 下載線一根 三、背景知識及操作流程：QUARTUS II是ALTERA公司推出的EDA開發(fā)工具，其前身為MAX PLUS II，目前實(shí)驗(yàn)室安裝的版本為8.1,利用該軟件可進(jìn)行對可編程邏

2、輯器件的分析、 綜合、下載等設(shè)計。EDA/SOPC實(shí)驗(yàn)開發(fā)系統(tǒng)是由北京百科公司生產(chǎn)的一套 EDA實(shí)驗(yàn)系統(tǒng)，其 核心芯片采用 ALTERA公司的CYCLONE系列FPGA產(chǎn)品EP1C6Q240C8,同時 配備了豐富的外部接口資源，可供學(xué)生進(jìn)行 EDA設(shè)計實(shí)驗(yàn)。QUARTUS IIIhjr-tMii. IT KI/I. sjptl*" A Hwrrsi A 3卅14 *m ?上 叩-|0訃 兀！ A E阿 人 5呻?yún)` fl 川.H-® f|)Mm9D«'-J啟動QUARTUS后的界面如圖1所示，首先需要創(chuàng)建一個工程，具體操作 過程如下：I 4 QiMrttn

3、Bl申丁耳froifliirs-a Tnci：乍 p h I > r - jrtj|：h /悄巒錚g f* * 闿Q!厲心裱丨圖1 QUARTUS軟件的啟動界面（1）點(diǎn)擊File -> New Project Wizard創(chuàng)建一個新工程，系統(tǒng)顯示如圖2圖2工程創(chuàng)建向?qū)У膯⑹柬摚?） 點(diǎn)擊Next，為工程選擇存儲目錄、工程名稱、頂層實(shí)體名等，如圖3 所示；（3） 點(diǎn)擊Next，若目錄不存在，系統(tǒng)可能提示創(chuàng)建新目錄，如圖4所示， 點(diǎn)擊 是”按鈕創(chuàng)建新目錄，系統(tǒng)顯示如圖 5所示；（4）系統(tǒng)提示是否需要加入文件，在此不添加任何文件；（5） 點(diǎn)擊Next，進(jìn)入設(shè)備選擇對話框，如圖6，這里選中

4、實(shí)驗(yàn)箱的核心芯 片 CYCLONE 系列 FPGA 產(chǎn)品 EP1C6Q240C8;（6）點(diǎn)擊Next，系統(tǒng)顯示如圖7,提示是否需要其他EDA工具，這里不選 任何其他工具；（7）點(diǎn)擊Next后，系統(tǒng)提示創(chuàng)建工程的各屬性總結(jié)，若沒有錯誤，點(diǎn)擊Fi nish，工程創(chuàng)建向?qū)⑸梢粋€工程，這時軟件界面如圖8,在窗口左側(cè)顯示出設(shè)備型號和該工程的基本信息等。New rricct WiEiird; Uirc Gtoryp M口im Top Lgy"gI Entity psigc 15What is lhe working diectoiy for this piDject?丄What is lhe

5、 name ol this protect?阿* 1What is the name ol the top-level design enlitv foi this projeci? This name e exactly match lhe entity name in the design lile.s case sensitive and must|test丄Use EMilling Piojeict Settings .< B«ck lksrt > Fimisih | 職消圖3輸入工程名稱、存儲目錄圖4提示是否創(chuàng)建新文件夾ew Project Wiizavd: A

6、dd Ries page 2 of SSekcl 'he datign files j/du want to irclude n the prapd dckAdl * tc add al design He* in the troiect di啤utcy p liis protect NHe you can 引何” acd oesgn lie? t&the preset laterFils nansFIe nameSpecify tbrt pathnonej cl mn, ii$ii dcult libnri«.ll&or LiLiries.f hric |

7、jhxt、| 丁迪"h | 馭消圖5提示是否添加文件圖6芯片型號選擇圖7提示是否利用其他EDA設(shè)計工具New Prcject Wizard: Summary page 5 of 5Who i you click Fit ihH Ihs prqect vti be cieded with U e folbwrm ictlfrigEPtoject di(iMto<y:cart/testtest00CycloneEP1CCQ24OCS<Nor*e><Norw><None>Rroiect name：Tcp-evel design en'iy:

8、Nlumoer of file冷 added：Nurmer d usei libraries jddac Deyi:e assignment!：Family naffe:Devi escEDA tookPesiji e/synthesis; Simulaiiorr'inmno fl sis:| 更辿巫二!1圖8工程闡述匯總至此工程創(chuàng)建好完成，一下進(jìn)行具體的設(shè)計了，為實(shí)現(xiàn)用一個撥碼開關(guān)控制 一個LED亮滅的功能，可用VHDL編寫一個程序?qū)崿F(xiàn)，具體操作過程如下：（1）點(diǎn)擊File->New創(chuàng)建一個設(shè)計文件，系統(tǒng)顯示如圖 9；New Quartu? II ProiectSOPCBuiU

9、ei Sj/slenrid Design FilesAUDL FileBlocK Diaflrarn/5chernatiG File j EDIF FileState Machine FileSsiennerikjg HDL FileTel $cript FieVer log HDL FteVHLL Fib-Mlemorp FitesHexacfecinnal llritel-Fonriat) FileMemo<3J Initialization Fife-Vsnfcata/Debjggirig FilesIn System Souces and Probes FileLoc Analy

10、zer Interface FileSignarTap II Logic Analyser FileVector Waveform File-口聃er FilesAWDL lcluda FileBlock Stbol File0hsin D esc fipion File£忤。paps D3igrk 匚onstrairite Filev存4 LHKCancel圖9創(chuàng)建一個設(shè)計文件(2) 選擇設(shè)計文件的類型為VHDL File ;(3) 點(diǎn)擊OK,系統(tǒng)顯示如圖10,窗口右側(cè)為VHDL的編輯窗口豐 *JK.E1 £lei MnImML色 F* 竝 'flf* f ms：

11、 (r-ts gSJRF 1PW WM”-tf|*|加I冷口 二*;_ 加L一辺i ;g% M«f I* I, H *I4h：；.* '"i777J"i -j .77« ； i > 4?, fjfcj |lZ圖10新建的一個VHDL源文件的編輯窗口(4) 在編輯窗口中編輯以下程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity test isPort ( led:out

12、stdogic;key:i n stdo gic);end test;architecture Behavioral of test isbegi nled <= key;end Behavioral;(5) 輸入程序后，存盤，如圖11所示:躁存在1);_Jdfc歷史桌Hl鬆時文檔我的電腦y f網(wǎng)上鄭居圖11 存盤(6 )點(diǎn)擊Process in g->Start Compilati on編譯該文件，系統(tǒng)將開始編譯，結(jié)束 后，給出提示信息和編譯結(jié)果，如圖5-12所示：I弱i劇誦弓H -fiTiaKB"ub w 17F-ii jLm-s-fi * CellsU血 Z w E

13、JjOf 虧iKSD訕nFL轉(zhuǎn) ZHih事Ftiy細(xì)片匸亍MiC站址9注巾1 iQ Lf t 那wd te A 3旳出或一P + 巻 IjFttef 靜J血諄st如 + A I IfTrq M4- > e3*«ch討耳 Fg dPnrLHi；IL«r Etiin GzttrEFK Tl VirxL-nRflisiioai Fwe TtIhv.i 1ii.utr r-nyDsdg lk«IM IwfalkE<KfHfeful - Jrb L5 LE W EET L 丑j遼 d I 左 Mj'SCif 3OT EJ Ml Tb話IHIluii iD

14、lul DO*Eriz<xnrLBjiI / 5.應(yīng)D CO 15 5 £ / IE I. L 9E )vyv-VWVV=3品 蟲FF|>x?etu：jJeT 13 nier.r-fme 忙眄曰 prcjraaE.LTia' flLr3Inio-r gartiM It丄已i: 噸弓 s-i-k-cssCMlL U -eiceh. i rEJtinjjFRu-ji fu< Qjir口4IITltiLti*I Ufa: Cauarifl.! qu呂工 tu_taE rEBJfl_ wttliijgslt Les- DEf -i3rlte_Bettlii!33_I

15、LlES-DEf test -f IMwpti W emtee 口iti key" » 加？mm白如 pjn 1!le4，! ib f-5T? rt?Irafm; 1 jwacbi2 I CIb? big 71:ntr AnsJTt 1 乃齊 vuc-rnaf'ul0«0 mb.1 刖in>=Ixif Quming ri Till CDEf'iliGiLiQZi vu- fwze-fijs£dl. D 侖mt a. 2 VAEzd.ngj1*f、! A pI Jf；ft, WjI ! hl- -賂 / h *、* g 7 k、I -

16、 I 1«!，；I I ,ir1j±irii+iM 1 皿Hi 卜H|hFL墓空險凹口書IHM'-. :",a，” I 0 曲” IIOqt.可口 a>-, I Cjm圖12編譯結(jié)果顯示(7 )仿真(8 )建立時序仿真文件，如圖9所示，選擇“ Vector Waveform File”，出現(xiàn)圖10的界面，在 Name空白處擊右鍵，Insert Insert Node or Bus圖10圖11在圖11中單擊' f :®3®2mG 廿宙 * LlB5a DoOKOK。n®3 呂引仿真文件存盤時，文件名字必須與頂層文件

17、同名，即test，默認(rèn)即可。圖14圖15圖15是為仿真輸入賦值的。如想賦值 1'單擊入(9)單擊菜單進(jìn)行仿真FrSlop ProcessingClrl+Shift+C Sta t CQHipil tomAnalyze Cin-r ent I lifeStar tCtrl+LUp J.a_te M emior y 工ni t> ali zat i on. FileCtrl+RStrt Cbmpil是aikd SimiilatiikFniicticiiial Simul atLon NtliEt少+爼飛 Si凹lotionCVrl+ISimulLtion D_eljiLigSinml

18、sti cn ReportCtrl+Shift+ft©BaJ> !nonCompiler ToalSimulatorClassia Timing AnsJLjer ToolPoverFlaLy Power Analyzer Tool圖16仿真結(jié)果如圖17Saiul4(3or,< s TEm(5)點(diǎn)擊Assignment->Pins進(jìn)行引腳分配，實(shí)驗(yàn)箱上撥碼開關(guān)和LED對應(yīng)的引腳分別為58和98，分配結(jié)果如圖18所示士 I J crj c< l<x卩 J j1 kl - J lamer nitsNvnod |T工=1m>'dR rwi&

19、;H 1?J_fH j - I I * | E：JI - I I saJK盤一Ihjr-ttfi. IT TV1如臉S!軻匪小艸切人 hif - k ' fr*iro |L m A m J A rm l J,R|llB、E阿 k，叩的<1入g fMWMOe一3 * 1IrffsI 4細(xì)*上1W.l i-r*r (Mu. piniH «|3更I母 5* fdJ Jnw rqiwS 加piTitrTh tQisirw 0nb 臥 4c*i 乍事|D笑U m #屜胞“rr-1j H /(D曹 I IP1D . &體應(yīng)9圖18引腳分配(6) 參照步驟(5)重新編譯系統(tǒng)，

20、系統(tǒng)將生成 FPGA配置文件，在編譯 過程中若顯示警告可不理會；(7) 準(zhǔn)備下載，注意打開實(shí)驗(yàn)箱電源，并連接下載電纜；(8) 點(diǎn)擊Tools->Programmer將配置文件下載到 FPGA，系統(tǒng)顯示如圖19 所示，注意選擇下載模式為JTAG，若下載線硬件顯示“ No Hardware”(如圖19所示)，則點(diǎn)擊Hardware Setup按鈕，系統(tǒng)顯示如圖20，雙擊USB-Baster,設(shè)定其為當(dāng)前選定硬件，再點(diǎn) Close返回。酋 E4 E縈 '心 £甲的 wrnirts 齊gms JkB 理nde* Hwrm-it xEll jtT|L>C Oils |U命

21、Oil<&e D1CTift?rra1-瑟 tel|o n)iJ愛 E-d «bdCinfkfKinftepoirrteyix. | AnPtanei| E 加LW-I±J可JFifeDarterPbLW匚icbso；EPlEfiQOOOBFGUiFFFFHTF'沖電I*電胃車宜饋InEc: fiiLhL*E c e *nwr«ciDg Iwlc# iogrriuin Ci ¥Inf9； u.a<tuj II ABa-shicE vsv ox豐鼻fvd.o 0 cieQ vacDiagjTfifci *i* * a *-*d*

22、<*«*»* dIti詡 I 刊咤intfIS. GZ¥10 71MJI4 40144-TECTInEc;匚町U3HHd; t： HEtus_-iHn 匚-5d_3cit,rinij5_Eile5=afff Elte_Bek：Tinjij5_Eile5=nft rest -c t-eIfi也 I 血卻匕 tpdi tlHl Ett 氐 piB 叫寸” t0pifL Ale' Is ilLOW 期Xhfd； |U4IXUJ II ClanM Tf u'iTki ludLy mu w：R B eciQI( ir-aFnliriIn£&l

23、t;ii ；*ua=u三 II FilLI 匸p九丄曲 nz d'CEer3Eul2 . 0 eexoejj r L p-ainLLztj歸ez皿缶矗g h叫沖 g 口宙d11 : iort ya 11 cl Ccatui c i r(javc 專氣耶住t令3* ij!T，cibi*FL圖19下載界面圖20下載線配置這時，系統(tǒng)界面如圖 21,選中Program/Configure,點(diǎn)擊Start,將配 置文件下載到FPGA。圖21配置好下載電纜的下載界面觀察實(shí)驗(yàn)效果，嘗試開關(guān)撥碼開關(guān)K1，發(fā)光二極管D1-1將隨之亮滅實(shí)驗(yàn)一、計數(shù)器程序設(shè)計1、實(shí)驗(yàn)?zāi)康模?）了解計數(shù)器的工作原理；2）用

24、VHDL 語言編寫 60 進(jìn)制計數(shù)器， 通過設(shè)計熟悉 EDA 開發(fā)的基本流程；3）熟悉Quartus II軟件的使用，練習(xí)使用文本編輯器；4）掌握 VHDL 編寫中的一些小技巧。2、實(shí)驗(yàn)要求： （1）在實(shí)驗(yàn)報告結(jié)果分析中要對測量所得數(shù)據(jù)進(jìn)行分析3、實(shí)驗(yàn)內(nèi)容：利用 VHDL 語言 設(shè)計 60 進(jìn)制計數(shù)器，編譯、仿真、下載4、主要儀器設(shè)備及試劑：1）計算機(jī)一臺，實(shí)驗(yàn)箱2）QUARTUS II 8.1 環(huán)境5、實(shí)驗(yàn)步驟按照 QUARTUS II 軟件使用方法，為 cn tm60(實(shí)體名)。參考程序如下。 要求編譯、仿真、下載。library ieee;use ieee.std_logic_1164.

25、all; use ieee.std_logic_unsigned.all;entity cntm60 isport(ci :in std_logic; nreset:in std_logic; load :in std_logic; d clk co qh60 進(jìn)制計數(shù)器建工程。工程名應(yīng)為-調(diào)用 ieee 庫-使用 ieee 庫中的 1164包-使用ieee庫中的無符號包-來至低級的進(jìn)位-清零端-置數(shù)端:in std_logic_vector(7 downto 0);-與置數(shù)端對應(yīng)的數(shù)據(jù)輸入端:in std_logic;時鐘端:out std_logic;進(jìn)位輸出端:buffer std_lo

26、gic_vector(3 downto 0);-計數(shù)器的高位輸出端-計數(shù)器的低位輸出端ql :buffer std_logic_vector(3 downto 0);end cntm60;architecture behave of cntm60 is beginco<='1'when(qh="0101"and ql="1001"and ci='1')else'0'process(clk,nreset)beginif(nreset='0')then qh<="0000&

27、quot; ql<="0000"elsif(clk'event and clk='1')thenif(load='1')thenqh<=d(7 downto 4);ql<=d(3 downto 0);elsif(ci='1')thenif(ql=9)thenql<="0000"if(qh=5)then qh<="0000"elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end if;end p

28、rocess;end behave;實(shí)驗(yàn)二、七段譯碼器器設(shè)計1、實(shí)驗(yàn)?zāi)康模?）了解七段譯碼器的原理。2）進(jìn)一步熟悉 EDA 開發(fā)的基本流程。2、實(shí)驗(yàn)要求：（1）在實(shí)驗(yàn)報告結(jié)果分析中要對測量所得數(shù)據(jù)進(jìn)行分析3、實(shí)驗(yàn)內(nèi)容：利用VHD語言完成動態(tài)譯碼器的設(shè)計，仿真，下載。4、主要儀器設(shè)備及試劑：1）計算機(jī)一臺，實(shí)驗(yàn)箱2）QUARTUS II 8.1 環(huán)境library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity decl7 isport(a:

29、in std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0); ledl7:out std_logic_vector(6 downto 0); end decl7;architecture behave of decl7 is begin sel <= "111"process(a)begincase a iswhen "0000" => ledl7 <= "0111111" when "0001" => ledl7

30、 <= "0000110" when "0010" => ledl7 <= "1011011" when "0011" => ledl7 <= "1001111" when "0100" => ledl7 <= "1100110" when "0101" => ledl7 <= "1101101" when "0110" => ledl7

31、 <= "1111101" when "0111" => ledl7 <= "0000111" when "1000" => ledl7 <= "1111111" when "1001" => ledl7 <= "1101111" when "1010" => Iedl7 <= "1110111"when "1011" => IedI7

32、<= "1111100"when "1100" => IedI7 <= "0111001"when "1101" => IedI7 <= "1011110"when "1110" => IedI7 <= "1111001"when "1111" => IedI7 <= "1110001"whe n others => n ull;end case;end p

33、rocess;end behave;Mode NameDirectionLocationInputPIN 4?InputPIN 50aiInputPIN 53»a0InputPIN 54硏 ledl76JOutputPIM.41& ledl75OutputPIN 39恒翻41OutputPIN K0led?3OutputPIN 37 Iedl7OutputFIN 站Q letl7LlOutputPIN 23E ted70OutputPIN 21sei 2OutputPIM.45& sdlOutputPIN 44初? sel0OutputP43<.node >

34、;>實(shí)驗(yàn)三、多功能數(shù)字鐘設(shè)計1、實(shí)驗(yàn)?zāi)康模?）了解數(shù)字鐘的原理；3）進(jìn)一步掌握自頂向下的數(shù)字系統(tǒng)設(shè)計方法，并體會其優(yōu)越性； 2、實(shí)驗(yàn)要求：（1）在實(shí)驗(yàn)報告結(jié)果分析中要對測量所得數(shù)據(jù)進(jìn)行分析3、實(shí)驗(yàn)內(nèi)容： 利用綜合設(shè)計方法完成數(shù)字鐘的設(shè)計，仿真，下載。4、主要儀器設(shè)備及試劑：1）計算機(jī)一臺，實(shí)驗(yàn)箱2）QUARTUS II 8.1 環(huán)境5、 實(shí)驗(yàn)原理 多功能數(shù)字鐘應(yīng)該具有的功能有： 顯示時分秒、 整點(diǎn)報時、 小時和分鐘可調(diào)等基本功能。 首先要知道鐘表的工作機(jī)理，整個鐘表的工作應(yīng)該是在 1Hz 信號的作用下進(jìn)行，這樣每來 一個時鐘信號， 秒增加 1 秒，當(dāng)秒從 59 秒跳轉(zhuǎn)到 00 秒時，分鐘

35、增加 1 分，同時當(dāng)分鐘從 59 分跳轉(zhuǎn)到00分時，小時增加1小時，但是需要注意的是，小時的范圍是從023時。在實(shí)驗(yàn)中為了顯示的方便，由于分鐘和秒鐘顯示的范圍都是從059,所以可以用一個3位的二進(jìn)制碼顯示十位，用一個四位的二進(jìn)制碼（BCD碼）顯示個位，對于小時因?yàn)樗姆秶菑? 23,所以可以用一個 2 位的二進(jìn)制碼顯示十位,用 4 位二進(jìn)制碼（ BCD 碼）顯示個 位。實(shí)驗(yàn)中由于七段碼管是掃描的方式顯示，所以雖然時鐘需要的是1Hz時鐘信號，但是掃描的確需要一個比較高頻率的信號,因此為了得到準(zhǔn)確的 1Hz 信號,必須對輸入的系統(tǒng) 時鐘進(jìn)行分頻。 對于報警信號, 由于實(shí)驗(yàn)箱上只有一個小的揚(yáng)聲器,

36、而要使揚(yáng)聲器發(fā)聲,必 須給其一定頻率的信號進(jìn)行驅(qū)動, 頻率越高, 聲音越尖。 另外由于人耳的聽覺范圍是 300Hz 3.4KHz 左右,所以設(shè)計時也要選擇恰當(dāng)?shù)陌l(fā)聲頻率。實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的任務(wù)就是設(shè)計一個多功能數(shù)字鐘,要求顯示格式為小時分鐘秒鐘,整點(diǎn)報時, 報時時間為 10 秒,即從整點(diǎn)前 10 秒鐘開始報警, 且前五次報警的聲音頻率較低, 最后一次 報警聲音的頻率較高,類似于收音機(jī)整點(diǎn)報時,即從xx5950 秒開始,依次為嘀、嘀、嘀、嘀、嘀、嗒。系統(tǒng)時鐘選擇時鐘模塊的10KHZ，要得到1Hz時鐘信號，必須對系統(tǒng)時鐘進(jìn)行10,000次分頻。調(diào)整時間的的按鍵用按鍵模塊的S1和S2, S1調(diào)節(jié)小時

37、，每按下一次,小時增加一個小時, S2 調(diào)整分鐘,每按下一次,分鐘增加一分鐘。報時的喇叭采用實(shí) 驗(yàn)箱的揚(yáng)聲器模塊，整點(diǎn)報時時嘀聲用1.25KHZ （對10KHZ信號進(jìn)行8分頻），嗒聲用2.5KHZ（對 10KHz 信號進(jìn)行 4 分頻） 。另外用 S8 按鍵作為系統(tǒng)時鐘復(fù)位, 復(fù)位后全部顯示 00 00 00 。實(shí)驗(yàn)步驟完成多功能數(shù)字鐘的實(shí)驗(yàn)步驟如下：1首先打開 Quartus II 軟件,新建一個工程,并新建一個 VHDL File 。 2按照自己的想法,編寫 VHDL 程序3對自己編寫的 VHDL 程序進(jìn)行編譯并仿真。4仿真無誤后，根據(jù)引腳對照表，對實(shí)驗(yàn)中用到的時鐘信號、按鍵開關(guān)、七段碼管及

38、揚(yáng)聲 器輸出進(jìn)行管腳綁定，然后再重新編譯一次。5用下載電纜通過 JTAG 接口將對應(yīng)的 sof 文件下載到 FPGA 中。6按動 S1 和 S2 按鍵，觀察時鐘的小時和分鐘會不會遞增。7將時間調(diào)整到 xx 時 59 分，觀察時鐘到了第 50 秒時是否會發(fā)出嘀、 嘀、嘀、嘀、嘀、嗒的報時聲。注意 :此實(shí)驗(yàn)需管腳復(fù)用- Title: 多功能數(shù)字鐘library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity exp15 isport( Clk:

39、in std_logic;-時鐘輸入Rst: in std_logic;-復(fù)位輸入S1,S2: in std_logic;-時間調(diào)節(jié)輸入SPK: out std_logic;- 揚(yáng)聲器輸出Display : out std_logic_vector(7 downto 0); - 七段碼管顯示輸出 SEG_SEL : buffer std_logic_vector(2 downto 0) - 七段碼管掃描驅(qū)動 );end exp15;architecture behave of exp15 issignal Disp_Temp signal Disp_Decode signal SEC1,SEC

40、10signal MIN1,MIN10: integer range 0 to 15;: std_logic_vector(7 downto 0);: integer range 0 to 9;: integer range 0 to 9;signal HOUR1,HOUR10 : integer range 0 to 9;signal Clk_Count1signal Clk1Hz signal Music_Count: std_logic_vector(13 downto 0);- 產(chǎn)生 1Hz 時鐘的分頻計數(shù)器: std_logic;: std_logic_vector(2 downto

41、 0);beginprocess(Clk) beginif(Clk'event and Clk='1') thenif(Clk_Count1<10000) thenClk_Count1<=Clk_Count1+1;elseClk_Count1<="00000000000001"end if;end if;end process;Clk1Hz<=Clk_Count1(13);process(Clk1Hz,Rst)beginif(Rst='0') then- 系統(tǒng)復(fù)位SEC1<=0;SEC10<=0;M

42、IN1<=0;MIN10<=0;HOUR1<=0;HOUR10<=0;elsif(Clk1Hz'event and Clk1Hz='1') then- 正常運(yùn)行if(S1='0') then - 調(diào)節(jié)小時 if(HOUR1=9) thenHOUR1<=0;HOUR10<=HOUR10+1;elsif(HOUR10=2 and HOUR1=3) thenHOUR1<=0;HOUR10<=0;elseHOUR1<=HOUR1+1;end if;elsif(S2='0') then -調(diào)節(jié)分

43、鐘if(MIN1=9) thenMIN1<=0;if(MIN10=5) thenMIN10<=0;elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elsif(SEC1=9) thenSEC1<=0;if(SEC10=5) thenSEC10<=0;if(MIN1=9) thenMIN1<=0;if(MIN10=5) thenMIN10<=0;if(HOUR1=9) thenHOUR1<=0;HOUR10<=HOUR10+1; elsif(HOUR10=2 and HOUR1=3) t

44、henHOUR1<=0;HOUR10<=0;elseHOUR1<=HOUR1+1;end if;elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elseSEC10<=SEC10+1;end if;elseSEC1<=SEC1+1;end if;end if;end process;process(Clk)beginif(Clk'event and Clk='1') thenMusic_Count<=Music_Count+1;if(MIN10=5 and MIN1=9 and