RZI碼解碼器的設(shè)計與實現(xiàn)

1、課 程 設(shè) 計 報 告課程設(shè)計名稱：計算機組成原理課程設(shè)計課程設(shè)計題目：3/16RZI碼解碼器的設(shè)計與實現(xiàn)院（系）：專 業(yè)：班 級：學 號：姓 名： 指導教師： 完成日期：2016.01.15 目 錄第1章 總體設(shè)計方案11.1 設(shè)計原理11.2 設(shè)計思路11.3 設(shè)計環(huán)境2第2章 詳細設(shè)計方案32.1 總體方案的設(shè)計與實現(xiàn)32.2總體方案的邏輯圖52.2.1 功能仿真6第3章 編程下載與硬件測試73.1 編程下載73.2 硬件測試及結(jié)果分析73.2.1硬件測試73.2.2結(jié)果分析8附 錄（電路原理圖）9參考文獻10-10- 第1章 總體設(shè)計方案第1章 總體設(shè)計方案1.1 設(shè)計原理本設(shè)計要求設(shè)

2、計并實現(xiàn)3/16RZI解碼器，將輸入的3/16RZI碼變成二進制數(shù)數(shù)字序列輸出。在一個輸入端連續(xù)的輸入16個周期的脈沖，同時輸入3/16RZI碼，每次輸入一個脈沖，就將輸入的信號保存到D觸發(fā)器中，最后16個數(shù)據(jù)信號都保存到了D觸發(fā)器中。同時將所有D觸發(fā)器連接一個16進制的數(shù)據(jù)選擇器，通過一個16進制計數(shù)器控制數(shù)據(jù)選擇器每個數(shù)據(jù)信號的輸出，從而實現(xiàn)3/16RZI的解碼。初始信號： 解碼后： 1.2 設(shè)計思路3/16RZI解碼器的設(shè)計主要包含如下三個部分：一個16進制計數(shù)器由16個D觸發(fā)器組成的移位寄存器一個16進制數(shù)據(jù)選擇器CLK 計數(shù)器3/16RZI數(shù)據(jù)選擇器二進制數(shù)字輸出圖1.1 3/16R

3、ZI的思路框圖通過輸入16個周期的脈沖同時將3/16RZI碼存入到了移位寄存器中，然后再并行輸入到數(shù)據(jù)選擇器中，再通過計數(shù)器的控制將3/16RZI碼變成二進制數(shù)字輸出。對于以上設(shè)計思路部分中可以分別設(shè)計實現(xiàn)相應(yīng)功能的器件，包括16位移位寄存器、16進制計數(shù)器、16進制數(shù)據(jù)選擇器等。在連接具體電路時配合相應(yīng)脈沖和門電路以達到效果。以上三個器件的底層、頂層的設(shè)計都采用原理圖設(shè)計輸入方式，經(jīng)編譯、調(diào)試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。1.3 設(shè)計環(huán)境·硬件環(huán)境：偉福COP2000型計算機組成原理實驗儀、XCV200實驗板、微機·

4、EDA環(huán)境：Xilinx foundation F3.1 設(shè)計軟件 第2章 詳細設(shè)計方案第2章 詳細設(shè)計方案2.1 總體方案的設(shè)計與實現(xiàn)16位移位寄存器的設(shè)計和實現(xiàn)16位移位寄存器單元有倆個輸入量：CLK脈沖信號，3/16RZI數(shù)據(jù)信號。 圖2.1.1 16位移位寄存器圖移位寄存器除了具有存儲代碼的功能以外，還有具有移位功能，就是指將寄存器里儲存的代碼能在脈沖的作用下依次左移。最后將輸入的3/16RZI碼并行輸出到數(shù)據(jù)選擇器進行選擇輸出。圖2.1.2 16位移位寄存器仿真圖 16位計數(shù)器的設(shè)計和實現(xiàn) 該計數(shù)器是一個自啟動計數(shù)器，由4個JK觸發(fā)器組成，能夠自行數(shù)到15。該計數(shù)器通過控制輸入端的狀

5、態(tài)，當每次CLK信號到達時，使該翻轉(zhuǎn)的那些觸發(fā)器輸入端控等于1，不該翻轉(zhuǎn)的為0。這樣，就可以用計數(shù)器電路的不同狀態(tài)來記錄CLK的脈沖數(shù)目，從而達到計數(shù)的目的。圖2.1.3 16位計數(shù)器圖2.2總體方案的邏輯圖封裝后本電路只有倆個輸出，其中一個是脈沖信號，另一個是數(shù)據(jù)信號。一個是解碼后輸出的二進制信號。圖2.2.1 原理圖封裝后圖2.2.1 功能仿真功能仿真波形結(jié)果如圖2.2.2所示,對表2.2.2與表1.1的內(nèi)容進行對比，可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計的正確性。圖2.2.2 功能仿真波形結(jié)果 第3章 編程下載與硬件測 第3章 編程下載與硬件測試3.1 編程下載利用COP2000

6、仿真軟件的編程下載功能，將得到final.bit文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析3.2.1硬件測試利用XCV200實驗板進行硬件功能測試。輸入數(shù)據(jù)通過XCV200實驗板的輸入開關(guān)實現(xiàn)，輸出數(shù)據(jù)通過XCV200實驗板的LED指示燈實現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。表3.2.1XCV200實驗板信號對應(yīng)關(guān)系利用下表中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用XCV200實驗板的開關(guān)K0輸入數(shù)據(jù)，觀察LED1的輸出，得到如下表XCV200芯片引腳信號XCV200實驗板XCV200實驗板OUTPUTK4:3A0CLKCLOCKA2 INPUTK0

7、：0A3K0:00000001110000000A0000000000000000K0:011111111111111A011111111111111圖3.2.2 測試結(jié)果利用表3-2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用XCV200實驗板的開關(guān)K0及CLK輸入數(shù)據(jù)，同時觀察數(shù)據(jù)狀態(tài)燈顯示結(jié)果，得到如圖3.2.3所示的硬件測試結(jié)果。圖3.2.3 硬件測試結(jié)果3.2.2結(jié)果分析對表3.2.2與表3.2.3內(nèi)容進行逐一比較可知，所以得出的結(jié)果正確，這是意料中的，而其他數(shù)據(jù)組的硬件測試結(jié)果都是正確的，說明解碼器的設(shè)計完全正確。附 錄（電路原理圖）頂層設(shè)計原理圖參考文獻1. 魏媛媛 高曉清

8、計算機組成原理與設(shè)計M.武漢：武漢大學出版社，20082 李景華. 可編程邏輯器件與EDA技術(shù)M.北京：東北大學出版社，20013 杜建國.Verilog HDL硬件描述語言M.北京：國防工業(yè)出版社，20044 王愛英.計算機組成與結(jié)構(gòu)(第4版)M.北京：清華大學出版社，20065 江國強.EAD技術(shù)習題與實驗M.北京：電子工業(yè)出版社，20056 王冠.Verilog HDL與數(shù)字電路設(shè)計M.北京：機械工業(yè)出版社，2005課程設(shè)計總結(jié)：這次組成原理課程設(shè)計雖然施老師和我說比較簡單，即3/16RZI解碼器，但還是花了大量的時間，原因在于開始時對Xilinx Foundation F3.1軟件的使用不熟悉和對自上而下的設(shè)計方法都不是很明白，特別是對這個RZI碼一點不熟悉，網(wǎng)上也找不著資料，只能依靠老師的提示和解答。弄懂題目意思既花了倆三天，但隨著課程設(shè)計的逐漸進行，整體的思路也逐漸明晰起來，開始加快了設(shè)計的進度。在整個課程設(shè)計，遇到很多問題，特別是耐性堅持的對待自己不熟悉的問題。幸運的是有指導老師耐心地給我們解答各類問題，幫助我們理解課設(shè)的內(nèi)容和要求，給了我莫大的鼓舞和支持，還不斷鼓舞我們既然做了就要堅持到底，最后我們把仿真，下載全弄好了，學到不少知識。同時，在整個課設(shè)中，我感受到了很多解決困能的方法，最重要的是我學會了用