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1、文檔可能無法思考全面，請瀏覽后下載! 數(shù)電實(shí)驗(yàn)1一實(shí)驗(yàn)?zāi)康?.了解掌握Quartus中原理圖的設(shè)計(jì)方法2.了解掌握ED0實(shí)驗(yàn)開發(fā)板的使用方法二.實(shí)驗(yàn)設(shè)備1.Quartus開發(fā)環(huán)境2.ED0開發(fā)板三.實(shí)驗(yàn)內(nèi)容要求 1： 根據(jù)參考內(nèi)容，用原理圖輸入方法實(shí)現(xiàn)一位全加器。1）用 QuartusII波形仿真驗(yàn)證；2）下載到 DE0 開發(fā)板驗(yàn)證。要求 2： 參照參考內(nèi)容，用 74138 3-8 譯碼器和 7400 與非門，用原理圖輸入方法實(shí)現(xiàn)一位全減器。1）用 QuartusII 波形仿真驗(yàn)證；2）下載到 DE0 開發(fā)板驗(yàn)證。四.實(shí)驗(yàn)原理1.實(shí)驗(yàn)1實(shí)現(xiàn)一位全加器原理圖如下Ai，Bi為兩個(gè)加數(shù)，Si為全加和

2、，Ci-1為低位的進(jìn)位，Ci為向高位的進(jìn)位。2.實(shí)驗(yàn)2用 74138 3-8 譯碼器和 7400 與非門實(shí)現(xiàn)一位全減器原理圖如下。A0為被減數(shù)，A1為減數(shù)，Ci為來自低位的借位，CO為向高位的借位5 / 5五.實(shí)驗(yàn)結(jié)果實(shí)驗(yàn)1：原理圖輸入波形仿真配置針腳在計(jì)算機(jī)上完成模擬實(shí)驗(yàn)之后，重新進(jìn)行編譯，然后將程序下載到DE0開發(fā)板上并對全加器進(jìn)行驗(yàn)證。驗(yàn)證結(jié)果無誤。實(shí)驗(yàn)2：原理圖輸入波形仿真六.故障排除&實(shí)驗(yàn)心得實(shí)驗(yàn)中，我們最大的問題就在于如何構(gòu)建整個(gè)系統(tǒng)。整個(gè)實(shí)驗(yàn)都是比較基本的一些語句和一些簡單門電路的綜合使用。我們進(jìn)一步的了解了整個(gè)系統(tǒng)的構(gòu)建和編譯過程，使我們對VHDL語句和Quartus的使用有了進(jìn)一步的認(rèn)識(shí)。個(gè)人認(rèn)為，VHDL語言不夠簡潔，有些表示比較麻煩。這次實(shí)驗(yàn)首次讓我們將數(shù)電理論運(yùn)用到實(shí)踐，增強(qiáng)了我們對于全加器和全減器的理解和運(yùn)用，為我們將來的學(xué)習(xí)和

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