集成電路設(shè)計(jì)技術(shù)與工具(CAD)--第8章 數(shù)字集成電路晶體管級(jí)設(shè)計(jì)

1、第第8章章 數(shù)字集成電路基本單元與版圖數(shù)字集成電路基本單元與版圖 8.1 引言 8.2 設(shè)計(jì)流程 8.3 CMOS基本門電路及版圖實(shí)現(xiàn) 8.4 數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計(jì)簡介 8.5 焊盤輸入輸出單元 8.1 引引 言言 數(shù)字集成電路基本電路主要性能指標(biāo)：（1）工作速度（延遲時(shí)間的長短）（2）集成度（占用面積的大?。?）功耗（消耗的電源功率）（4）噪聲容限等8.2 設(shè)計(jì)流程設(shè)計(jì)流程晶體管級(jí)設(shè)計(jì)的一般流程：1）給定邏輯功能及指標(biāo)2）晶體管級(jí)門電路實(shí)現(xiàn)3）電路仿真4）版圖設(shè)計(jì)與驗(yàn)證5）流片和封裝測試 物 理 設(shè) 計(jì) 電 路 設(shè) 計(jì) 劃 分 布 圖 規(guī) 劃 和 布 局 總 體 布 線 詳 細(xì) 布 線

2、設(shè) 計(jì) 驗(yàn) 證版圖設(shè)計(jì)過程版圖設(shè)計(jì)過程 布圖設(shè)計(jì)的輸入是電路的元件說明和網(wǎng)表，其輸出是設(shè)計(jì)好的版圖。通常情況下，整個(gè)布圖設(shè)計(jì)可分為劃分(Partition)；布圖規(guī)劃(Floor-planning)；布局(Placement)；布線(Routing)和壓縮(Compaction)。一、劃分 由于一個(gè)芯片包含上千萬個(gè)晶體管，加之受計(jì)算機(jī)存儲(chǔ)空間和計(jì)算能力的限制，通常我們把整個(gè)電路劃分成若干個(gè)模塊，將處理問題的規(guī)?？s小。劃分時(shí)要考慮的因素包括模塊的大小、模塊的數(shù)目和模塊之間的連線數(shù)等。二、布圖規(guī)劃和布局 布圖規(guī)劃是根據(jù)模塊包含的器件數(shù)估計(jì)其面積，再根據(jù)該模塊和其它模塊的連接關(guān)系以及上一層模塊或芯片

3、的形狀估計(jì)該模塊的形狀和相對位置。 布局的任務(wù)是要確定模塊在芯片上的精確位置，其目標(biāo)是在保證布通的前提下使芯片面積盡可能小。三、布線 布線階段的首要目標(biāo)是百分之百地完成模塊間的互連，其次是在完成布線的前提下進(jìn)一步優(yōu)化布線結(jié)果，如提高電性能、減小通孔數(shù)等。四、壓縮 壓縮是布線完成后的優(yōu)化處理過程，它試圖進(jìn)一步減小芯片的面積。目前常用的有一維和二維壓縮，較為成熟的是一維壓縮技術(shù)。在壓縮過程中必須保證版圖幾何圖形間不違反設(shè)計(jì)規(guī)則。 整個(gè)布圖過程可以用圖來表示，布圖過程往往是一個(gè)反復(fù)迭代求解過程。必須注意布圖中各個(gè)步驟算法間目標(biāo)函數(shù)的一致性，前面階段的算法要盡可能考慮到對后續(xù)階段的影響。 8.3 CM

4、OS基本門電路及版圖實(shí)現(xiàn)基本門電路及版圖實(shí)現(xiàn) 8.3.1 CMOS反相器反相器 （1） CMOS反相器的具體電路反相器的具體電路 這是一種典型的CMOS電路結(jié)構(gòu)，它由一個(gè)NMOS晶體管和PMOS晶體管配對構(gòu)成，兩個(gè)器件的漏極相連作為輸出，柵極相連作為輸入。NMOS晶體管的襯底與它的源極相連并接地，PMOS晶體管的襯底與它的源極相連并接電源。 （2） CMOS物理結(jié)構(gòu)的剖視圖物理結(jié)構(gòu)的剖視圖 n溝道晶體管是在p阱區(qū)中制作的；而P溝道晶體管是在n型襯底上制作的。兩個(gè)晶體管的柵極聯(lián)在一起形成輸入端。 （3）開關(guān)特性開關(guān)特性 我們希望反相器的上升時(shí)間和下降時(shí)間近似相等，則需要使PMOS管的溝道寬度必須

5、加寬到NMOS管溝道寬度的 n / p倍左右。 （4）功耗）功耗 無論CMOS門處于這兩種邏輯形態(tài)中的哪一種狀態(tài)，兩個(gè)MOS管中始終有一個(gè)管子是截止的。由于沒有從VDD到VSS的直流通路，也沒有電流流入柵極，所以，靜態(tài)（穩(wěn)態(tài)）電流和靜態(tài)功耗PD都是0。 （5） 閂鎖效應(yīng)閂鎖效應(yīng) VDD RS I RS I B2 Q2 IC1 IC2 IB1 IG Q1 IRW RW VSS 簡化的PNPN結(jié)構(gòu)等效電路一、自鎖產(chǎn)生的條件 由等效電路可見，產(chǎn)生自鎖的基本條件有三個(gè)： 1.外界因素使兩個(gè)寄生三極管的EB結(jié)處于正向偏置； 2.兩個(gè)寄生三極管的電流放大倍數(shù)NPNPNP 1； 3.電源所提供的最大電流大于

6、寄生可控硅導(dǎo)通所需要的維持流IH。二、消除自鎖現(xiàn)象的幾項(xiàng)措施 我們可以從版圖設(shè)計(jì)、測試、應(yīng)用等方面采取措施，來消除自鎖的發(fā)生。 在版圖設(shè)計(jì)時(shí)采用隔離環(huán)、偽裝集極、加多電源接觸孔和地接觸孔的數(shù)目，加粗電源線和地線，對電源接觸孔和地接觸孔進(jìn)行合理的布局等。消除自鎖現(xiàn)象的幾項(xiàng)措施（續(xù)） 工藝上措施：四大措施。 測試、應(yīng)用上的措施：防止電源跳動(dòng)；輸入端加限流電阻；電源限流。 CMOS反相器的設(shè)計(jì) CMOS反相器的版圖實(shí)現(xiàn)CMOS基本門電路版圖實(shí)現(xiàn)基本門電路版圖實(shí)現(xiàn)（a）垂直走向MOS管結(jié)構(gòu)；（b）水平走向MOS管結(jié)構(gòu)；（c）金屬線從管子中間穿過的水平走向MOS管結(jié)構(gòu)；（d）金屬線從管子上下穿過的水平走

7、向MOS管結(jié)構(gòu)；（e）有多晶硅線穿過的垂直走向MOS管結(jié)構(gòu)。8.3.2 與非門和或非門電路與非門和或非門電路（1 1）工作原理）工作原理 二輸入與非門和二輸入或非門電路如圖所示，兩個(gè)PMOS管并聯(lián)與兩個(gè)串聯(lián)的NMOS管相連構(gòu)成了二輸入與非門，兩個(gè)NMOS管并聯(lián)與兩個(gè)串聯(lián)的PMOS相連構(gòu)成了二輸入或非門。 （2）與非門和或非門電路的設(shè)計(jì) （3）版圖實(shí)現(xiàn) （1）工作原理 CMOS傳輸門采用了P管和N管對，控制信號(hào)分別控制P管和N管，使兩管同時(shí)關(guān)斷和開通。由于PMOS管對輸入信號(hào)S高電平的傳輸性能好，而NMOS管對輸入信號(hào)S低電平的傳輸性能好，從而使信號(hào)S可以獲得全幅度的傳送而沒有電平損失。8.3.

8、3 CMOS傳輸門和開關(guān)邏輯傳輸門和開關(guān)邏輯（2）利用傳輸門，很容易構(gòu)成一些開關(guān)邏輯。 1）與或門 2）異或門 3）異或非門 4）線或邏輯（3）版圖實(shí)現(xiàn) 8.3.4 驅(qū)動(dòng)電路的結(jié)構(gòu)驅(qū)動(dòng)電路的結(jié)構(gòu) 任何一個(gè)邏輯門都有一定的驅(qū)動(dòng)能力，當(dāng)它所要驅(qū)動(dòng)的負(fù)載超過了它的能力，就將導(dǎo)致速度性能的嚴(yán)重退化。 設(shè)計(jì)者可根據(jù)負(fù)載大小以及脈沖邊沿的要求決定驅(qū)動(dòng)級(jí)器件尺寸，如果驅(qū)動(dòng)級(jí)尺寸很大且和前級(jí)功能電路的驅(qū)動(dòng)能力不相匹配，應(yīng)該在兩者之間加一些緩沖級(jí)，以達(dá)到最佳匹配。 驅(qū)動(dòng)緩沖級(jí)的芯片照片8.3.5 三態(tài)門 在微處理器結(jié)構(gòu)里，往往采用公共總線結(jié)構(gòu)，需要設(shè)計(jì)三態(tài)門電路，以避免總線使用的矛盾。 三態(tài)門電路可以用如圖所示

9、的常規(guī)邏輯門構(gòu)成。當(dāng)使能信號(hào)E為高電平時(shí)，或非門和與非門都打開，數(shù)據(jù)傳至驅(qū)動(dòng)管反相輸出；當(dāng)E為低電平時(shí)，與非門輸出為高電平關(guān)閉了P管，或非門輸出低電平關(guān)閉了N管，輸出處于高阻態(tài)。 8.4 數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計(jì)簡介數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計(jì)簡介 基本原理基本原理 庫單元設(shè)計(jì)庫單元設(shè)計(jì) 標(biāo)準(zhǔn)單元庫中的單元電路是多樣化的，通常包含上百種單元電路，每種單元的描述內(nèi)容都包括：（1）邏輯功能；）邏輯功能；（2）電路結(jié)構(gòu)與電學(xué)參數(shù)；）電路結(jié)構(gòu)與電學(xué)參數(shù)；（3）版圖與對外連接端口的位置）版圖與對外連接端口的位置； 對于標(biāo)準(zhǔn)單元設(shè)計(jì)EDA系統(tǒng)而言，標(biāo)準(zhǔn)單元庫應(yīng)包含以下三個(gè)方面的內(nèi)容：（1）邏輯單元符號(hào)庫與功能單元

10、庫；）邏輯單元符號(hào)庫與功能單元庫；（2）拓?fù)鋯卧獛?；）拓?fù)鋯卧獛?；?）版圖單元庫。）版圖單元庫。8.5 焊盤輸入輸出單元焊盤輸入輸出單元（I/OPAD） 承擔(dān)對外驅(qū)動(dòng)、內(nèi)外隔離、輸入保護(hù)或其他接口功能8.5.1 輸入單元輸入單元 輸入單元主要承擔(dān)對內(nèi)部電路的保護(hù)，一般認(rèn)為外部信號(hào)的驅(qū)動(dòng)能力足夠大，輸入單元不必具備再驅(qū)動(dòng)功能。因此，輸入單元的結(jié)構(gòu)主要是輸入保護(hù)電路。 輸入保護(hù)電路版圖輸出單元的主要任務(wù)是提供一定的驅(qū)動(dòng)能力，防止內(nèi)部邏輯過負(fù)荷而損壞。輸出單元還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入電路相比，輸出單元的電路形式比較多。1)1) 反相輸出反相輸出I/OI/OPADPAD

11、 反相輸出就是內(nèi)部信號(hào)經(jīng)反相后輸出。這個(gè)反相器除了完成反相的功能外，另一個(gè)主要作用是提供一定的驅(qū)動(dòng)能力。 8.5.2 輸出單元輸出單元輸出級(jí)芯片照片去鋁后的照片 在輸入、輸出單元中，設(shè)計(jì)重?fù)诫s隔離環(huán)并聯(lián)接到電源或地，主要目的 ： 吸收襯底中PN結(jié)的反向漂移電流，可抑制LATCH-UP的觸發(fā)； 形成襯底的電位接觸區(qū)。 隔離環(huán)結(jié)構(gòu)是隔離環(huán)結(jié)構(gòu)是I/OI/O單元的一種常用版圖形式。單元的一種常用版圖形式。 2）同相輸出I/OPAD 同相輸出實(shí)際上就是“反相反相” 為什么不直接從內(nèi)部電路直接輸出呢？為什么不直接從內(nèi)部電路直接輸出呢？ 主要是驅(qū)動(dòng)能力問題。利用鏈?zhǔn)浇Y(jié)構(gòu)可以大大地減小內(nèi)部負(fù)荷。即內(nèi)部電路驅(qū)動(dòng)一個(gè)較小尺寸的反相器，這個(gè)反相器再驅(qū)動(dòng)大的反相器，在同樣的內(nèi)部電路驅(qū)動(dòng)能力下才能獲得較大的外部驅(qū)動(dòng)。 3 3）三態(tài)輸出）三態(tài)輸出I/O PAD 三態(tài)輸出是指單元除了可以輸出“0”，“1”邏輯外，還可高阻輸出，即單元具有三種輸出狀態(tài)。同樣，三態(tài)輸出的正常邏輯信號(hào)也可分為反相輸出和同相輸出。下圖是一個(gè)同相三態(tài)輸出的電路單元的結(jié)構(gòu)圖。4 4）漏極開路輸出單元）漏極開路輸出單元 若要求多個(gè)集成電路的正常邏輯輸出同時(shí)到總線以實(shí)現(xiàn)某種操作，就必須對集成電路的輸出單元進(jìn)行特殊的設(shè)計(jì)，以支持“線邏輯線邏輯”，同時(shí)，總線也將做適當(dāng)?shù)母淖儭ＢO開路輸出單元結(jié)構(gòu)就是其中的一種。下圖給出了兩種漏極開路結(jié)構(gòu)的輸出