EDA課程設(shè)計報告線性相位FIR濾波器17階的VHDL語言設(shè)計

1、EDA課程設(shè)計報告-線性相位FIR濾波器（17階）的VHDL 語言設(shè)計濾波器設(shè)計參數(shù)：根據(jù)要求，要設(shè)計一個輸入 8位，輸出8位的17階線性 相位FIR濾波器，所以采用圖2的方式，其中輸入信號范圍為：±99, 0, 0, 0, ±70, 0, 0, 0, ±99, 0, 0, 0, ±70,此濾波器 Fs 為 44kHz,Fc 為 10.4kHz。（一）FIR數(shù)字濾波器理論簡述有限沖激響應(yīng)（FIR）數(shù)字濾波器和無限沖激響應(yīng)（IIR ）數(shù)字濾波器廣泛應(yīng) 用于數(shù)字信號處理系統(tǒng)中。IIR數(shù)字濾波器方便簡單，但它相位的非線性，要求 采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定

2、性難以保障。FIR濾波器具有很好的線性相位特性，使得它越來越受到廣泛的重視。有限沖擊響應(yīng)（FIR）濾波器的特點(diǎn)：1既具有嚴(yán)格的線性相位，又具有任意的幅度；2 FIR濾波器的單位抽樣響應(yīng)是有限長的，因而濾波器性能穩(wěn)定；3只要經(jīng)過一定的延時，任何非因果有限長序列都能變成因果的有限長序 列，因而能用因果系統(tǒng)來實(shí)現(xiàn)；4 FIR 濾波器由于單位沖擊響應(yīng)是有限長的，因而可用快速傅里葉變換 （FFT）算法來實(shí)現(xiàn)過濾信號，可大大提高運(yùn)算效率。5 FIR也有利于對數(shù)字信號的處理，便于編程，用于計算的時延也小，這對 實(shí)時的信號處理很重要。6 FIR濾波器比較大的缺點(diǎn)就是階次相對于IIR濾波器來說要大很多。FIR數(shù)

3、字濾波器是一個線性時不變系統(tǒng)（LTI） , N階因果有限沖激響應(yīng)濾波 器可以用傳輸函數(shù)H （z）來描述，NH （z）八 h（k）z"（0.1）k =0在時域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下：Nyn = xn hn = ' xkhn -k（0.2）k =0其中,x n和y n分別是輸入和輸出序列。N階有限沖激響應(yīng)濾波器要用 N 1個系數(shù)描述，通常要用N+1個乘法器和N 個兩輸入加法器來實(shí)現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱 為直接型結(jié)構(gòu)，可通過式（1.2）來實(shí)現(xiàn)，如圖1。當(dāng)沖擊響應(yīng)滿足下列條件時，F(xiàn)IR器：圖1濾波器具有對稱結(jié)構(gòu)，為線性相位濾波h(n

4、) = h( N -1 - n)0這種對稱性，可使得乘法器數(shù)量減半：對(1.3)n價濾波器，當(dāng)n為偶數(shù)時，乘法器的個數(shù)為n/2個；當(dāng)n為奇數(shù)時，乘法器的個數(shù)為(n+1)/2個。在電路實(shí)現(xiàn)中，乘 法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外對電路 的工作速度也有影響。N階線性相位的因果FIR系統(tǒng)的單位沖激響應(yīng)濾波器可用對稱沖激響應(yīng)hn =hN -n hn =hN - n(0.3)或者反對稱沖激響應(yīng)hn = -hN -n hn = -h N - n(0.4)來描述。具有對稱沖激響應(yīng)的 當(dāng)N為偶數(shù)時FIR傳輸函數(shù)的沖激響應(yīng)可寫成如下形式:H(z) = " hnzH= .

5、" hn(z"n "心)n =0n =0Nz 2(0.5)當(dāng)N為奇數(shù)時N 1 1N-2"(0.6)H(z) =、hnz" = '、 hn(z" z4N")n=0n=0則FIR線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖2 (a)和圖2 (b)所示。x(n)圖2 (a)N為奇數(shù)圖2(b)N為偶數(shù)(二)設(shè)計方案隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場可編程門陣列(FPGA)為代表的ASIC 器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長。 FPGA既具有門 陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶可編程特性， 可以 減

6、少系統(tǒng)設(shè)計和維護(hù)的風(fēng)險，降低產(chǎn)品成本，縮短設(shè)計周期。分布式算法是一種以實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)算法實(shí)現(xiàn)乘加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。簡單地說，分布式算法在完成乘加功能時是通過將各輸入數(shù)據(jù)每一對應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)相加形成相 應(yīng)部分積，然后在對各部門積進(jìn)行累加形成最終結(jié)果， 而傳統(tǒng)算法是等到所有乘 積產(chǎn)生之后再進(jìn)行相加來完成乘加運(yùn)算的。 與傳統(tǒng)算法相比，分布式算法可極大 地減少硬件電路規(guī)模，很容易實(shí)現(xiàn)流水線處理，提高電路的執(zhí)行速度。FPGA有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源，特別適合細(xì)粒度和高 并行度結(jié)構(gòu)特點(diǎn)的數(shù)字信號處理任務(wù)，如 FIR、FFT等。利用F

7、PGA實(shí)現(xiàn)FIR濾 波器的設(shè)計過程，并且對設(shè)計中的關(guān)鍵技術(shù)一一分布式算法進(jìn)行詳細(xì)描述。一、FIR濾波器的結(jié)構(gòu)FIR濾波器的結(jié)構(gòu)主要是非遞歸結(jié)構(gòu)， 沒有輸出到輸入的反饋。并且FIR濾 波器很容易獲得嚴(yán)格的線性相位特性，避免被處理信號產(chǎn)生相位失真。而線性相 位體現(xiàn)在時域中僅僅是h(n)在時間上的延遲，這個特點(diǎn)在圖像信號處理、數(shù)據(jù)傳 輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的。 此外，他不會發(fā)生阻塞現(xiàn)象，能避免強(qiáng)信號 淹沒弱信號，因此特別適合信號強(qiáng)弱相差懸殊的情況。二、FIR數(shù)字濾波器的設(shè)計方案：通常采用窗函數(shù)設(shè)計FIR濾波器方法簡單，但是這些濾波器的設(shè)計還不是最 優(yōu)的。首先通帶和阻帶的波動基本上相等， 另外對

8、于大部分窗函數(shù)來說，通帶內(nèi) 或阻帶內(nèi)的波動不是均勻的，通常離開過渡帶時會減小。若允許波動在整個通帶 內(nèi)均勻分布，就會產(chǎn)生較小的峰值波動。因此考慮通過某種方法，對濾波器的結(jié)構(gòu)進(jìn)行優(yōu)化對于線性相位因果FIR濾波器，它的系列具有中心對稱特性，即 h(i)=他N-1-i)。令s(i)=x(i) x(N-1-i),對于偶對稱，代入式(1)可得：y(n)= £根據(jù)要求，要設(shè)計一個輸入8位，輸出8位的17階線性相位FIR濾波器， 所以采用圖2(a)的方式，其中輸入信號范圍為：±99, 0, 0, 0, ±70, 0, 0, 0, ±99, 0,0,0, ±7

9、0,，此濾波器 Fs 為 44kHz,Fc 為 10.4kHz。MATLAB 設(shè)計計算濾波器系數(shù)過程如下：FIR濾波器參數(shù)設(shè)置，因?yàn)槭?7階，所以Specify order處填16, h(0)=0.,Responsa Type Lowpass O Hghpsss O Bandpass O Etendstop O Differenfli8rtor,Design Mefriod 一Fftgf Order<*) Specify order: |l 6O Minimum order Scale PassbandVMndow:Frequeficy Specificaiiori&Unis：

10、Hz440OQ1MOOOlHButterworth RR WindowBeta:Magniude SpecilicBtiansThe artlenu 班 ion / cutofffreoiuencies is lixed 3tBeIB(陋H the passband gain)FIR濾波器的幅頻響應(yīng)FIR濾波器系數(shù)02 4I 8 S 101214161820Frequency (kHz)000000-2-4=6 (M旨，叁萋Q-SOOFIR濾波器的相頻響應(yīng)- Current Filter Inlormrtion'Stnuciure:Direct-Form FROrdter：16St s

11、tole:YesSource:DsEignsd Stuna Filter. Fitsr FIR濾波器的沖激響應(yīng)I-Ouirent Fit er kifometiori'Impulse ResponseSinjcture：Difeci-Form AROrder：1BStable:VesSourceDesignedStoria Filter -Fitter Manager .-0-0.035S1477ei23e?555Z 0 . QgSW8a36WE4718343 0 .05：£54595S1737483£l-0 0Z63S?ieil£27£707-

12、Q口尸 44 5 L 65W 9Q 33 4 60.0?7037153Q6747?51 Q.31Eg4L694974JU63 0.471 Z7?772727Z72 D.316g4L894T4h63 Q. 0?70371S30£747Z51-0 JM7445L65E9。劃6 -0.06361311627S707Q . 0S654585ei73748361 Q . Qe5WQ5336Z6471gM3-0.03£S14778：123S55£Z-0 . QZ3g3Z713gg注3Q5對FIR濾波器的系數(shù)進(jìn)行調(diào)整,» NumMum -CclufflTls I th

13、rcugh T-0.0469-0.07030.0503Cdwiins 9 through 140.53230.94530 6328Cclwrns 15 through H0 0508-0.0703-0 0469» ffun* *日）MIE -Cdwniiz 1 through 13-12 -IB 13 西-13CdumiiS 14 through IT2g 13 -18-12»整數(shù)化0. 1133-o, 0503-0.20310.0547-0, £031-0.050E52141622421B20, U54T0. 113314-52-13可得 FIR 濾波器的參數(shù)為

14、-12 -18 13 29 -13 -52 14 162 242 14 -52 -13 29 13 -18 -12根據(jù)以上所說的該思路，可以將 FIR濾波器的原理圖設(shè)計如下：濾波器原理圖4-cp d-cp i-cp *cp *Tp <-cp -cpY7.O下面對各加法器乘法器的輸出位數(shù)進(jìn)行分析，對第一級加法器，輸入全為 8 位，輸出統(tǒng)一為9位。對各個乘法器進(jìn)行分析，12=8+4, 8為2的3次方，向左 移了 3位，輸出為12位；18=16+2, 16為2的4次方，向左移了 4位，輸出為 13位；以此類推，13乘法器輸出為12位，29輸出為13位，52輸出為14位，162 輸出為 16 位

15、， 242 輸出為 16 位。對剩余加法器進(jìn)行分析，對輸入序列進(jìn)行分析，±99, 0, 0, 0,±70, 0, 0, 0,±99, 0, 0, 0,±70,周期為 8， 經(jīng)分析當(dāng)總值最大時， 總輸出應(yīng)為99*18+70*29+50*70+99*162=1782+2030+3640+16038=23490， 2 的 15 次方為32768，再加上一位符號位，所以輸出應(yīng)為16 位，由此類推， 12、 18 乘法器輸出之和為 13 位， 13、 19 乘法器輸出之和應(yīng)為 13 位，總輸出為 14 位。另一支路上， 13、 52乘法器輸出之和為 14位， 14

16、、 162 乘法器輸出之和為 16位，其總輸出之和為 16 位，最后這兩路輸出之和為 16 位。將后 8 位舍去，加上由乘法器242 輸出舍取得倒的 8 位， 總輸出為 8 位。 至此， 所有器件的輸入輸出都可判定。下面進(jìn)入模塊設(shè)計階段。（三）模塊電路設(shè)計設(shè)計的 FIR 濾波器由 19個小 VHD 文件和一個總體 BDF 文件組成， VHD 文 件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。3 1 寄存器3.1.1 寄存器原理寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置1、置0 的功能即可，因而本設(shè)計中用 D 觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。3.1.2 寄存器要求實(shí)現(xiàn)

17、的功能在 CP 正跳沿前接受輸入信號， 正跳沿時觸發(fā)翻轉(zhuǎn)， 正跳沿后輸入即被封鎖。3.1.3 寄存器的 VHDL 語言實(shí)現(xiàn)( 8位)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff8 ISPORT( clk : IN STD_LOGIC;clear : IN STD_LOGIC;Din :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Dout :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END dff8;ARCHITECTURE a OF dff8 ISBEGINPROCESS(clk,clea

18、r)BEGINIF clear='1' THENDout<="00000000"ELSIF clear='0' THENIF(clk'EVENT AND clk='1') THENDout <= Din;END IF;END IF;END PROCESS;END a;其中，clear為復(fù)位信號3. 2加法器3.2.1 加法器的原理在將兩個多位二進(jìn)制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低 位的進(jìn)位，即將兩個對應(yīng)位的加數(shù)和來自低位的進(jìn)位 3個數(shù)相加。這種運(yùn)算稱為 全加，所用的電路稱為全加器。多位加法器

19、的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器設(shè)有 進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。 并行進(jìn)位加法器通常比串行級聯(lián)加法器占用更多的資源。隨著為數(shù)的增加，相同位數(shù)的并行加法器與用行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點(diǎn)。本次設(shè)計采用的是并行加法器方式。3.2.2 加法器要求實(shí)現(xiàn)的功能實(shí)現(xiàn)兩個二進(jìn)制數(shù)字的相加運(yùn)算。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算, 輸出結(jié)果。3.2.3 加法器的VHDL語言實(shí)現(xiàn)（以下以12位數(shù)加16位數(shù)生成16位數(shù)的加法器為例）LIBRARY IEEE;USE IEEE.STD_LO

20、GIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add121616 isPORT(clk : in STD_LOGIC;Din1 :in signed (11 downto 0);Din2 :in signed (15 downto 0);Dout:out signed (15 downto 0);END add121616;ARCHITECTURE a of add121616 isSIGNAL s1: signed(15 downto 0);BEGINs1<=(Din1(11)&Din1(11)&Din1(11)&am

21、p;Din1(11)&Din1);PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='1' thenDout<=s1+Din2;end if;end process;end a;3.2.4 加法器的模塊圖z齊:彳藐（R倒幣g'Fr ； 4 ：Dout15. 0)- J Oin111 0 收 4 Din1 呈£ij-Jr.? E . . 4 insi , I-i-t-r-i-s-F-T-ri-s-f誓Wann«V&Lu.16.4 ns+1 BiniS 21田 Din2S -33

22、ulkS 1國 BoutS 213.2.5加法器的波形仿真完全符合設(shè)計要求。ps20 9 -40. 0 ns60.0116.4 ns千5 X21 X T5 XI IB Y-3： X 25 XI111I_11口)K £1米-12米10 X3. 3減法器3.1.1 減法器的原理減法器的原理與加法器類似，尤其是并行式的減法器也加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。如：Dout<=Din2-s1;3.1.2 減法器要求實(shí)現(xiàn)的功能由上面簡化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模來作為 乘法器的輸入，其輸出作為一個減法器的輸入即可。故減法器要實(shí)現(xiàn)兩個二進(jìn)制 數(shù)相減的運(yùn)算。當(dāng)

23、到達(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。3.1.3 減法器的VHDL語言實(shí)現(xiàn)(以下以16位數(shù)減去14位數(shù)輸出16位數(shù)的減法器為例)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY sub141616 isPORT(clk : in STD_LOGIC;Din1 :in signed (13 downto 0);Din2 :in signed (15 downto 0);Dout :out signed(15 downto 0);END sub141616;ARCHITECTURE a

24、of sub141616 isSIGNAL s1: signed(15 downto 0);BEGINs1<=(Din1(13)&Din1(13)&Din1);PROCESS(Din1,Din2,clk) BEGINif clk'event and clk='1' thenDout<=Din2-s1;end if;end process;end a;3.1.4 減法器的模塊圖3.1.5 減法器的波形仿真Valu.,.15 6 p s10. 0 ns 20. ns 3CkO he 40. 0 ns SO. 0 ns 60P15.025 ns1亞

25、工國 Bini田 Din2 clk田 DoutS 25S -53S 1S 23T2 Y MX -T3 )(_0v tl X -5I Y 5)t i i i i i 01L【口)E3 減 78 添 SI完全符合設(shè)計要求。3. 4乘法器3.1.1 乘法器的原理從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。將常系數(shù)分解成 幾個2的幕的和形式。下例為乘18電路設(shè)計，算法：18=16+23.1.2 乘法器要求實(shí)現(xiàn)的功能實(shí)現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時鐘上升 沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。3.1.3 乘法器的VHDL語言實(shí)現(xiàn)LIBRARY ieee;USE ieee.

26、std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mult18 isPORT(clk : IN STD_LOGIC;Din : IN SIGNED (8 DOWNTO 0);Dout : OUT SIGNED (12 DOWNTO 0);END mult18;ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (12 DOWNTO 0);SIGNAL s2 : SIGNED (9 DOWNTO 0);SIGNAL s3 : SIGNED (12 DOWNTO 0);BEGINP1:process

27、(Din)BEGINs1(12 DOWNTO 4)<=Din;s1( 3 DOWNTO 0)<="0000"s2(9 DOWNTO 1)<=Din;s2(0)<='0'if Din(8)='0' thens3<=('0'&s1(12 downto 1)+("0000"&s2(9 DOWNTO 1);elses3<=('1'&s1(12 downto 1)+("1111"&s2(9 DOWNTO 1);en

28、d if;end process;P2: PROCESS(clk)BEGINif clk'event and clk='1' thenDout<=s3;end if;END PROCESS;END a;3.1.4 乘法器的模塊圖2e 公， 口/即0> .4 ! instl z - t3.4.5乘法器的波形仿真Kame¥alu.15.0 .2 g10. Q ns之SQ m30. p ns4口 p n>15E5 nsJIV-LT 貴B Din elk田S -2 4S 1S 36； ;X Y4 )K&X0；ctI6款-312>10XX

29、0完全符合設(shè)計要求（四）FIR濾波器整體電路FIR濾波器的整體電路基本與其原理圖類似。整體電路如下圖所示:（限于篇幅，將整體電路縮小如上，詳見電子版源程序框圖fiU.bdf。）(五)FIR濾波器整體電路仿真結(jié)果1、設(shè)定輸入信號根據(jù)設(shè)計要求，輸入信號范圍是：±99, 0, 0, 0,±70, 0, 0, 0,±99, 0, 0, 0,±70,我們?nèi)我庠O(shè)定輸入信號為：X=99, 0, 0, 0, 70, 0, 0, 0, 99, 0, 0, 0, 70, 0, 0, 0, 99, 0, 0, 0, 70, 0, 0, 0, 99, 0, 0, 0, 70,

30、0, 0, 02、輸出信號理論值由FIR數(shù)字濾波器的公式y(tǒng)(n)= £ h(i)x(n-i)= £tigIhrl&r Ti” Bfef：uqjh4Mtti24Q.H hInL«rvil:第蕾 m條41EHI*Vilu .10p 秒 «).O u. 卸目相 J2B.D as L60.0 ns 3：(1.0 as 2.0 ns 290 p m. 3213.0 as卜6明” JYU:這f:這口oo0D-rLrLrLrLrL-LrLrLrLrLrLrLrLrLrLrLrLrLrLrLTLi=0>H Drtil$ 0y± .-i.x? m

31、w看，tjsYji二廣工抵5Xh3?：工渭o(jì)工里卜心沖工乙?.朗.對l<TtDZH5N-asier Tut Bit：16.815 nsj “PoHm630.63 mIntert«1611% njStirt：上就：Vftl-QpW.O m4Mpu刷»他f K512D.0 uTis. a.*0 Dlds w0 Km Y0 EeY 0 Wi 0C Yst 'i £ YmY n E 的 EniIPdir5 Q正虱k5 1hLn_n_n_n_n_n_n_n_n_rLn_n_n_n_n_n_n_n_n_n_n_n_n_n_n_n_n_n_n_r壇0 OnlL5

32、DP '1.f機(jī)¥也”小門*1口打總工打也田Dld dtir db（六）結(jié)論輸出結(jié)果yn理論值仿真結(jié)果MATLAB 卷積值/512經(jīng)仿真器仿真-2.3203-3-3.4805-42.513725.60745-4.1543-5-12.516-134.4844435.2893542.6954120.734207.1348717.7011726.4182615.24158.9121824.69924y038.59837yi24.69924y28.91218y315.2415y424.77724_y515.2415y68.91218y724.69924y838.59837y924.699241yi08.91218yii15.2415yi224.77724yi315.2415yi48.91218yi524.699