數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計(jì)2015試卷

1、數(shù)字電子技術(shù)2015年試卷A一、填空題 (每空1 分，共20分)1. 邏輯函數(shù)的反函數(shù) ，對(duì)偶式 。2. 完成轉(zhuǎn)換：(121)10 = ( )2 = ( )16=( )8421BCD。3. 表示邏輯函數(shù)的方法有 、 、 、 等。4. 三態(tài)門的三種輸出狀態(tài)分別是0、1和 。5. 一個(gè)16路數(shù)據(jù)分配器，其地址選擇輸入端有 個(gè)。6. 對(duì)于JK觸發(fā)器，若J=K=1，可完成 觸發(fā)器的邏輯功能。7. 米里型時(shí)序電路的輸出狀態(tài)與 和 有關(guān)。8. 設(shè)計(jì)一個(gè)有17個(gè)有效狀態(tài)的十七進(jìn)制計(jì)數(shù)器需要 個(gè)觸發(fā)器。9. 計(jì)數(shù)器按數(shù)字的變化規(guī)律來(lái)分，可分為 計(jì)數(shù)器、 計(jì)數(shù)器和 計(jì)數(shù)器 。10. 在VHDL語(yǔ)言中，變量只能在

2、Process和 中定義，并只在其內(nèi)部有效；而信號(hào)只能在Entity和 中定義。得分二、單項(xiàng)選擇題 (每小題 1.5 分，共 15分)1. 十六進(jìn)制數(shù)(7D.F3)16的八進(jìn)制數(shù)是 _。A(176.746)8 B. (175.746)8 C. (175.745)8 D. (176.756)8 2. (7)10的余3碼是_。A1011 B1100 C1010 D10013. 函數(shù)F(A，B，C，D)=m(1,3,5,7,8,13,15)，它的卡諾圖 如下圖所示。函數(shù)的最簡(jiǎn)與或表達(dá)式F=_。 CDAB00011110001101111111101A. B. C. D. 4. n個(gè)變量的最小項(xiàng)是_。

3、 An個(gè)變量的積項(xiàng)，它包含全部n個(gè)變量，每個(gè)變量可用原變量或反變量 Bn個(gè)變量的和項(xiàng)，它包含全部n個(gè)變量，每個(gè)變量可用原變量或反變量 Cn個(gè)變量的積項(xiàng)，它包含全部n個(gè)變量，每個(gè)變量?jī)H為原變量Dn個(gè)變量的和項(xiàng)，它包含全部n個(gè)變量，每個(gè)變量?jī)H為反變量5邏輯函數(shù)的表示方法中具有唯一性的是_。A.真值表 B.布爾表達(dá)式 C.邏輯圖 D.VHDL語(yǔ)言6下圖為數(shù)據(jù)選擇器構(gòu)成的函數(shù)發(fā)生器，其輸出邏輯Y等于_。A. Y = AB ； B. ；C. Y = A； D. Y = B 。7用n個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器，可得到的最大計(jì)數(shù)模為_(kāi)。A. n B. 2n C. 2n D. 8一個(gè)T觸發(fā)器，在T=1時(shí)，加上時(shí)鐘脈

4、沖，則觸發(fā)器_。A保持原態(tài) B置0 C置1 D翻轉(zhuǎn)9. 在四變量卡諾圖中，邏輯上相鄰的一組最小項(xiàng)為（ ）。A. m0與m5 B. m7與m15 C. m5與m12 D. m13與m8 10. 若要使JK觸發(fā)器來(lái)實(shí)現(xiàn)特性方程工作，應(yīng)使輸入JK=（ ）。A. 00 B. 01 C. 11 D. 10得分三、簡(jiǎn)答題 (每小題 5 分，共20分)1. 用代數(shù)法將函數(shù)化簡(jiǎn)為最簡(jiǎn)與-或表達(dá)式。2. 用完整的VHDL語(yǔ)言描述邏輯函數(shù)表達(dá)式3. 試用集成數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)，寫出實(shí)現(xiàn)過(guò)程。4. 在實(shí)驗(yàn)中，若要用74LS161實(shí)現(xiàn)一個(gè)13進(jìn)制計(jì)數(shù)器，如果用清零法，該如何連線？請(qǐng)?jiān)谙聢D畫出。得分四

5、、分析題 (共 25分)1. 由3線-8線譯碼器74LS138和8選1數(shù)據(jù)選擇器74LS151組成如下所示的邏輯電路。X2X1X0和Z2Z1Z0為兩個(gè)3位二進(jìn)制數(shù)，試分析電路的邏輯功能,要求寫出分析過(guò)程。（10分）2. 分析如圖所示的時(shí)序電路是幾進(jìn)制分頻電路？要求：（1）畫出狀態(tài)轉(zhuǎn)換圖；（2）畫出Q0Q1Q2Q3及Z的波形圖。（15分）得分五、綜合題 (共 20分)1. 試用四位二進(jìn)制同步計(jì)數(shù)器74LS161 和八選一數(shù)據(jù)選擇器74LS151及必要的邏輯門設(shè)計(jì)一個(gè)數(shù)字序列發(fā)生器，使之可以周期性地產(chǎn)生如下數(shù)字序列信號(hào)：01101110要求：（1）寫出設(shè)計(jì)思路；（6分） （2）另行畫出連線圖；（8

6、分） （3）畫出輸出F的波形圖（6分）數(shù)字電子技術(shù)2015年試卷B一、填空題 (每空1 分，共20分)1、完成轉(zhuǎn)換：(79)10 = ( )2 = ( )16=( )8421BCD。2、表示邏輯函數(shù)的方法有 、 、 、 等。3、邏輯函數(shù)的反函數(shù) ，其對(duì)偶式 。4、在VHDL語(yǔ)言中，變量只能在 和Function中定義，并只在其內(nèi)部有效；而信號(hào)只能在 和Architecture中定義。5、計(jì)數(shù)器按照觸發(fā)方式來(lái)分，可分為 方式和 方式。6、集電極開(kāi)路門（OC門）在使用時(shí)必須外接 和 ，才能提供高電平輸出信號(hào)。7、一個(gè)32路數(shù)據(jù)分配器，其地址選擇輸入端應(yīng)該有 個(gè)。8、對(duì)于JK觸發(fā)器的特征方程是 ，若

7、J=K=1，可完成 觸發(fā)器的邏輯功能。9、設(shè)計(jì)一個(gè)有21個(gè)有效狀態(tài)的21進(jìn)制計(jì)數(shù)器時(shí)需要 個(gè)觸發(fā)器。10、Moore型時(shí)序電路的輸出僅取決于電路的 ，和電路的輸入無(wú)關(guān)。得分二、單項(xiàng)選擇題 (每小題 1.5 分，共 15分)1八進(jìn)制數(shù)（163.25）8的十六進(jìn)制數(shù)是_。 A.（73.54）16 B. （74.54）16 C. （73.55）16 D. （74.55）162. Gray碼的特點(diǎn)是相鄰碼組中有_位碼相異。A三位 B.兩位 C.一位 D.四位3. 函數(shù)F(A，B，C，D)=m(1,3,4,6,8,10)，它的卡諾圖如下圖所示。函數(shù)的最簡(jiǎn)與或表達(dá)式F=_。 CDAB00011110001

8、10111111011A. B. C. D. 4.要使38線譯碼器（74LS138）正常工作，使能控制端、的電平信號(hào)應(yīng)是_。A000 B. 100 C.011 D.1115某邏輯門輸入A、B和輸出F的波形如右圖所示，則F(A，B)的表達(dá)式是_。A. F=AB B. F=A+B C. D. 6組合邏輯電路是指由_ _構(gòu)成的電路。A. 觸發(fā)器 B. 門電路 C. 計(jì)數(shù)器 D.寄存器7對(duì)于JK觸發(fā)器，輸入J=0，K=1，CP脈沖作用后，觸發(fā)器次態(tài)應(yīng)為_(kāi)。A1 B. 0 C. D.以上都不對(duì)8電路如右圖所示，經(jīng)CP脈沖作用后，欲使，則A，B輸入應(yīng)為_(kāi)。AA=0，B=0 BA=1，B=× CA

9、=0，B=1 DA=1，B=09. 5個(gè)變量的邏輯函數(shù)共有（ ）個(gè)最小項(xiàng)。A. 16 B. 18 C. 32 D. 10 10. 可以用來(lái)直接實(shí)現(xiàn)數(shù)據(jù)串行-并行、并行-串行轉(zhuǎn)換的器件是（ ）。A. 數(shù)據(jù)分配器 B. 計(jì)數(shù)器C. 移位寄存器 D. 譯碼器得分三、簡(jiǎn)答題 (每小題 5 分，共 20分)1. 用卡諾圖法化簡(jiǎn)邏輯函數(shù)2. 用VHDL語(yǔ)言描述下降沿觸發(fā)的D型觸發(fā)器3. 用74LS138譯碼器和必要的邏輯門實(shí)現(xiàn)邏輯函數(shù)，在下圖基礎(chǔ)上畫出電路圖并寫出實(shí)現(xiàn)過(guò)程。4. 在實(shí)驗(yàn)中，若要用74LS161實(shí)現(xiàn)一個(gè)11進(jìn)制計(jì)數(shù)器，如果用置數(shù)法，該如何連線？請(qǐng)寫出設(shè)計(jì)過(guò)程并在下圖基礎(chǔ)上畫出電路圖。得分四、分析題 (共 25分)1. 下圖中74