電子技術(shù)基礎(chǔ)-第10章_組合邏輯電路

1、2021-12-19第第10章章組合邏輯電路組合邏輯電路成都理工大學(xué)工程技術(shù)學(xué)院成都理工大學(xué)工程技術(shù)學(xué)院自動(dòng)化工程系自動(dòng)化工程系 雷永鋒雷永鋒20132021-12-19第第1010章章 組合邏輯電路組合邏輯電路10.1 組合邏輯電路的特點(diǎn)組合邏輯電路的特點(diǎn)10.2 組合邏輯電路分析和設(shè)計(jì)組合邏輯電路分析和設(shè)計(jì)10.3 常用組合邏輯電路常用組合邏輯電路2021-12-1910.1 10.1 組合邏輯電路的特點(diǎn)組合邏輯電路的特點(diǎn) 特點(diǎn)特點(diǎn): :輸出與輸入的關(guān)系具有即時(shí)性輸出與輸入的關(guān)系具有即時(shí)性 組合邏輯電路組合邏輯電路：用各種門(mén)電路組成的，用于實(shí)現(xiàn)某：用各種門(mén)電路組成的，用于實(shí)現(xiàn)某種功能的復(fù)雜

2、邏輯電路。種功能的復(fù)雜邏輯電路。一般示意框圖一般示意框圖 X1X2X3Z1Z1Z1組合邏輯電路組合邏輯電路 輸入輸入輸出輸出2021-12-1910.2 10.2 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì)方法步驟方法步驟: :根據(jù)題意寫(xiě)根據(jù)題意寫(xiě)邏輯表達(dá)式邏輯表達(dá)式邏輯式邏輯式化簡(jiǎn)化簡(jiǎn)卡諾圖卡諾圖化簡(jiǎn)化簡(jiǎn)確定電路的功能確定電路的功能 寫(xiě)最簡(jiǎn)式寫(xiě)最簡(jiǎn)式列出真值表列出真值表 10.2.1 組合邏輯電路的分析組合邏輯電路的分析2021-12-19例例10-1 分析圖分析圖10-2所示的邏輯電路所示的邏輯電路 解：解： 圖圖10-2所示為所示為4個(gè)門(mén)電路構(gòu)成的個(gè)門(mén)電路構(gòu)成的3級(jí)組合電級(jí)組合電路

3、。組合邏輯電路中路。組合邏輯電路中“級(jí)級(jí)”數(shù)是指從某一輸入數(shù)是指從某一輸入信號(hào)發(fā)生變化至引起輸出端也發(fā)生變化所經(jīng)歷信號(hào)發(fā)生變化至引起輸出端也發(fā)生變化所經(jīng)歷的邏輯門(mén)的最大數(shù)目。的邏輯門(mén)的最大數(shù)目。 圖圖10-2 (1) 列出圖列出圖10-2的邏輯式的邏輯式,并進(jìn)行化簡(jiǎn)并進(jìn)行化簡(jiǎn)F=AB+B+BCD=AB+B(A+1)+BCD=A(B+B)+B(1+CD)=A+B （10-1）2021-12-19（2）根據(jù)式子根據(jù)式子（10-1）列出真值表，如表列出真值表，如表10-1所示。所示。 表表10-1ABF000101011111（3）確定電路的功能確定電路的功能。 輸出端輸出端F的狀的狀態(tài)僅取決于輸入

4、態(tài)僅取決于輸入變量變量A、B的狀態(tài)：的狀態(tài)：A、B同時(shí)為同時(shí)為0時(shí)，則時(shí)，則F為為0，否，否則則F為為1。 2021-12-19例例10-2 分析圖分析圖10-3所示的邏輯電路的功能所示的邏輯電路的功能。圖圖10-3 B&AMY1解：解： 圖圖10-3所示為所示為4個(gè)個(gè)門(mén)電路構(gòu)成的組合電門(mén)電路構(gòu)成的組合電路。從輸入到輸出逐路。從輸入到輸出逐級(jí)寫(xiě)出邏輯函數(shù)級(jí)寫(xiě)出邏輯函數(shù)Y的表的表達(dá)式：達(dá)式： M 1,Y AY AM BM AM BMM 0,Y BM=0時(shí)，輸出信號(hào)時(shí)，輸出信號(hào)Y=B；而；而M=1時(shí)，輸出信號(hào)時(shí)，輸出信號(hào)Y=A；所以，圖；所以，圖10-3所示組合邏輯電路的功能所示組合邏輯電

5、路的功能為一個(gè)為一個(gè)2選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器。 2021-12-1910.2.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)過(guò)程與分析過(guò)程相反組合邏輯電路的設(shè)計(jì)過(guò)程與分析過(guò)程相反實(shí)際邏輯問(wèn)題實(shí)際邏輯問(wèn)題邏輯電路邏輯電路數(shù)數(shù)字字集集成成電電路路 SSI（小規(guī)模集成，（小規(guī)模集成，Small Scale Integration） MSI（中規(guī)模集成（中規(guī)模集成,Medium Scale Integration） LSI（大規(guī)模集成（大規(guī)模集成,Large Scale Integration） VLS（超大規(guī)模集成（超大規(guī)模集成, Very Large Scale Integra

6、tion） 2021-12-19組合邏輯電路的整個(gè)過(guò)程如圖組合邏輯電路的整個(gè)過(guò)程如圖10-4 實(shí)際的邏實(shí)際的邏輯問(wèn)題輯問(wèn)題邏輯邏輯電路圖電路圖最簡(jiǎn)最簡(jiǎn)函數(shù)式函數(shù)式邏輯邏輯真值表真值表適當(dāng)形式適當(dāng)形式的函數(shù)式的函數(shù)式邏輯邏輯電路圖電路圖圖圖10-42021-12-19例例10-3 有三臺(tái)電動(dòng)機(jī)帶動(dòng)某工作機(jī)械，它們的工作有三臺(tái)電動(dòng)機(jī)帶動(dòng)某工作機(jī)械，它們的工作信號(hào)為信號(hào)為A、B、C。必須有兩臺(tái)、也只許有兩臺(tái)工作，。必須有兩臺(tái)、也只許有兩臺(tái)工作，但但B與與C不能同時(shí)工作，否則發(fā)出中斷信號(hào)。試擬出不能同時(shí)工作，否則發(fā)出中斷信號(hào)。試擬出一個(gè)邏輯電路以反映以上工作要求（一個(gè)邏輯電路以反映以上工作要求（限于用

7、與非門(mén)限于用與非門(mén)設(shè)計(jì)設(shè)計(jì)）。）。解解 :（1）先根據(jù)要求列出真值表：設(shè)三臺(tái)電先根據(jù)要求列出真值表：設(shè)三臺(tái)電動(dòng)機(jī)的工作信號(hào)為輸入變量，分別用動(dòng)機(jī)的工作信號(hào)為輸入變量，分別用A、B、C表示；工作時(shí)為表示；工作時(shí)為1，不工作時(shí)為，不工作時(shí)為0。中斷信號(hào)。中斷信號(hào)為輸出變量，用為輸出變量，用F表示；發(fā)出中斷信號(hào)為表示；發(fā)出中斷信號(hào)為0，無(wú)中斷信號(hào)為無(wú)中斷信號(hào)為1。列出真值表如表。列出真值表如表10-2所示。所示。 2021-12-19 表表10-2 ABCF00000010010001101000101111011110(2) 據(jù)真值表寫(xiě)出輸出據(jù)真值表寫(xiě)出輸出邏輯表達(dá)式邏輯表達(dá)式 F=ABC+ABC

8、變換并化簡(jiǎn)：變換并化簡(jiǎn)： F=AC(C+B)+AB(B+C)因?yàn)橐驗(yàn)镃C=0,BB=0F=ACBC+ABBC =ACBC+ABBC =ACBCABBC （10-3）2021-12-19(3) 據(jù)式據(jù)式（10-3）畫(huà)出全部由與非門(mén)構(gòu)成的邏輯電路畫(huà)出全部由與非門(mén)構(gòu)成的邏輯電路如圖如圖10-5所示。所示。圖圖10-52021-12-1910.3 常用組合邏輯電路常用組合邏輯電路10.3.1編碼器編碼器編碼：編碼：將若干個(gè)將若干個(gè)0和和1的數(shù)碼按一定的規(guī)律編排成不的數(shù)碼按一定的規(guī)律編排成不同的代碼，并賦予每個(gè)代碼以特定的含義同的代碼，并賦予每個(gè)代碼以特定的含義（實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路）

9、1二進(jìn)制編碼器二進(jìn)制編碼器二進(jìn)制編碼：二進(jìn)制編碼：用二進(jìn)制代碼表示某種代碼或信號(hào)的過(guò)程用二進(jìn)制代碼表示某種代碼或信號(hào)的過(guò)程二進(jìn)制編碼器：二進(jìn)制編碼器：用用n位二進(jìn)制代碼對(duì)位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)進(jìn)行編碼的電路個(gè)一般信號(hào)進(jìn)行編碼的電路2021-12-19例例10-5 試設(shè)計(jì)一個(gè)編碼器，要求將試設(shè)計(jì)一個(gè)編碼器，要求將0、1、2、7這這8個(gè)十進(jìn)制數(shù)對(duì)應(yīng)的信號(hào)編成二進(jìn)制代碼。個(gè)十進(jìn)制數(shù)對(duì)應(yīng)的信號(hào)編成二進(jìn)制代碼。 編碼器的輸入信號(hào)編碼器的輸入信號(hào)被編碼的對(duì)象共有被編碼的對(duì)象共有N=8個(gè)，即個(gè)，即Y0、Y1、Y7，這里假設(shè)為，這里假設(shè)為8個(gè)高電平信號(hào)。根據(jù)個(gè)高電平信號(hào)。根據(jù)N=23=8可知，輸出可

10、知，輸出是一組是一組n=3的二進(jìn)制代碼，用的二進(jìn)制代碼，用C、B、A表表示。為此，二進(jìn)制編碼器的框圖如圖示。為此，二進(jìn)制編碼器的框圖如圖10-9所示，該編碼器又叫做所示，該編碼器又叫做8線線-3線線編碼器。編碼器。 分分析析邏邏輯輯功功能能要要求求圖圖10-9解解 :2021-12-19列列真真值值表表 其輸出、輸入之間的邏輯關(guān)系可以用簡(jiǎn)化其輸出、輸入之間的邏輯關(guān)系可以用簡(jiǎn)化真值表即編碼表表示，如真值表即編碼表表示，如表表10-4所示所示: 表表10-4 編碼表編碼表輸入信號(hào)輸入信號(hào)CBAY0000Y1001Y2010Y3011Y4100Y5101Y6110Y71112021-12-19寫(xiě)寫(xiě)出

11、出邏邏輯輯函函數(shù)數(shù)表表達(dá)達(dá)式式 將使輸出函數(shù)為將使輸出函數(shù)為1的變量直接加起來(lái)，得的變量直接加起來(lái)，得到相應(yīng)的最簡(jiǎn)到相應(yīng)的最簡(jiǎn)與或與或表達(dá)式。表達(dá)式。 C=Y4+Y5+Y6+Y7 B=Y2+Y3+Y6+Y7 A=Y1+Y3+Y5+Y7 若用與非門(mén)實(shí)現(xiàn)式若用與非門(mén)實(shí)現(xiàn)式（10-6）的關(guān)系，可變換的關(guān)系，可變換為下式為下式 7654YYYY7632YYYY7531YYYY C= B= A= （10-6）（10-7）2021-12-19畫(huà)畫(huà)邏邏輯輯電電路路圖圖 圖圖10-10 3位二進(jìn)制編碼器邏輯圖位二進(jìn)制編碼器邏輯圖 圖中采用一個(gè)單刀多圖中采用一個(gè)單刀多擲開(kāi)關(guān)擲開(kāi)關(guān)S作為十進(jìn)制作為十進(jìn)制數(shù)的反碼輸

12、入。當(dāng)數(shù)的反碼輸入。當(dāng)S位于位于Y7時(shí)，時(shí)，Y7=0，其，其余輸入端均為余輸入端均為1。由。由式（式（10-7）可知，輸）可知，輸出端出端C=1、B=1、A=1，即，即CBA=111，從而完成了將十進(jìn)制從而完成了將十進(jìn)制數(shù)數(shù)7編成二進(jìn)制代碼編成二進(jìn)制代碼111。 2021-12-192. 二二-十進(jìn)制編碼器十進(jìn)制編碼器將十進(jìn)制數(shù)編成二將十進(jìn)制數(shù)編成二十進(jìn)制代碼的電路，稱為二十進(jìn)制代碼的電路，稱為二-十十進(jìn)制編碼器。進(jìn)制編碼器。 二二-十進(jìn)制代碼（簡(jiǎn)稱十進(jìn)制代碼（簡(jiǎn)稱BCD碼）碼）用一組用一組4位二進(jìn)制代碼來(lái)表示一位十進(jìn)制數(shù)字位二進(jìn)制代碼來(lái)表示一位十進(jìn)制數(shù)字0、1、2、9設(shè)計(jì)設(shè)計(jì)8421編碼器的

13、步驟大體上與設(shè)計(jì)二進(jìn)制編碼器編碼器的步驟大體上與設(shè)計(jì)二進(jìn)制編碼器相同。相同。簡(jiǎn)述如下：簡(jiǎn)述如下： 分分析析要要求求 2nN=10，用用n=4 圖圖10-11 8421碼編碼器框圖碼編碼器框圖 2021-12-19列出列出8421編碼編碼的真的真值表值表 表表10-5 8421BCD碼編碼表碼編碼表十進(jìn)制數(shù)十進(jìn)制數(shù)DCBA0（Y0）00001（Y1）00012（Y2）00103（Y3）00114（Y4）01005（Y5）01016（Y6）01107（Y7）01118（Y8）10009（Y9）10012021-12-19寫(xiě)寫(xiě)出出邏邏輯輯函函數(shù)數(shù)表表達(dá)達(dá)式式 根據(jù)根據(jù)表表10-5可寫(xiě)出輸出端邏輯表達(dá)

14、式可寫(xiě)出輸出端邏輯表達(dá)式 D=Y8+Y9C=Y4+Y5+Y6+Y7B=Y2+Y3+Y6+Y7A=Y1+Y3+Y5+Y7+Y92021-12-19根據(jù)根據(jù)邏輯邏輯函數(shù)函數(shù)式畫(huà)式畫(huà)出邏出邏輯圖輯圖 如如圖圖10-12所示。此電路應(yīng)使用所示。此電路應(yīng)使用原碼原碼輸入。輸入。 圖圖10-12 8421編碼器的邏輯圖編碼器的邏輯圖 2021-12-193優(yōu)先編碼器優(yōu)先編碼器優(yōu)先編碼器的功能：優(yōu)先編碼器的功能： 允許同時(shí)在幾個(gè)輸入端有輸入信號(hào)，編碼器按輸入允許同時(shí)在幾個(gè)輸入端有輸入信號(hào)，編碼器按輸入信號(hào)排定的優(yōu)先順序，只對(duì)同時(shí)輸入的幾個(gè)信號(hào)中信號(hào)排定的優(yōu)先順序，只對(duì)同時(shí)輸入的幾個(gè)信號(hào)中優(yōu)先權(quán)（優(yōu)先級(jí)別）最

15、高的一個(gè)信號(hào)進(jìn)行編碼。優(yōu)先權(quán)（優(yōu)先級(jí)別）最高的一個(gè)信號(hào)進(jìn)行編碼。 常用的常用的8線線3線優(yōu)先編碼器：線優(yōu)先編碼器： T1148（74LS148） 10線線4線線8421BCD優(yōu)先編碼器優(yōu)先編碼器: T1147（74LS147） 2021-12-19(1) 8線線-3線線優(yōu)先編碼器優(yōu)先編碼器74LS148圖圖10-13選通輸選通輸入入 端端選通輸選通輸出端出端低電平低電平表示電表示電路工作，路工作，但無(wú)編但無(wú)編碼輸入碼輸入 擴(kuò)展端擴(kuò)展端低電平輸?shù)碗娖捷敵鲂盘?hào)表出信號(hào)表示電路工示電路工作，且有作，且有編碼輸入編碼輸入 2021-12-19從從圖圖10-13可寫(xiě)出輸出的邏輯式可寫(xiě)出輸出的邏輯式: S

16、IIIIIIIIIIYSIIIIIIIIYSIIIIY)()()(7656436421076543542176542(10-8)SIIIIIIIIYS76543210（10-9） SIIIIIIIISSIIIIIIIIYEX)(7654321076543210（10-10） 2021-12-19根據(jù)根據(jù)式（式（10-8）、式（）、式（10-9）和式（）和式（10-10）可以列可以列出表出表10-6所示所示74LS148的功能表（見(jiàn)書(shū)的功能表（見(jiàn)書(shū)P210）（2）10線線-4線線8421BCD優(yōu)先編碼器優(yōu)先編碼器74LS147圖圖10-14 二十進(jìn)制優(yōu)二十進(jìn)制優(yōu)先編碼器先編碼器74LS147的邏

17、輯的邏輯圖圖2021-12-1998642198643986598790985429854398698719849859869872983IIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIYIIIIIIIIIIIIYIIY由由(4-14)圖可得圖可得(10-11)將式將式(10-11)化為真值表的形式化為真值表的形式,即得到即得到表表10-7見(jiàn)見(jiàn)(P211) 2021-12-191二進(jìn)制譯碼器二進(jìn)制譯碼器將二進(jìn)制代碼的各種狀態(tài)按將二進(jìn)制代碼的各種狀態(tài)按照其原來(lái)的照其原來(lái)的“含義含義”翻譯過(guò)翻譯過(guò)來(lái)來(lái) 例例10-6 試設(shè)計(jì)一個(gè)兩位二進(jìn)制代碼的譯碼器。試設(shè)計(jì)一個(gè)兩位二進(jìn)制代碼

18、的譯碼器。解：解：輸入是一組兩位二進(jìn)制代碼，輸出是與代碼輸入是一組兩位二進(jìn)制代碼，輸出是與代碼 狀態(tài)相對(duì)應(yīng)的狀態(tài)相對(duì)應(yīng)的4個(gè)信號(hào)個(gè)信號(hào)(簡(jiǎn)稱簡(jiǎn)稱2線線4線譯碼器線譯碼器),其框其框圖如圖如圖圖10-15所示：所示： 圖圖10-15 分析分析邏輯邏輯功能功能要求要求 2021-12-19 表表10-8 2線線4線譯碼線譯碼器的真器的真值表值表輸入輸入輸輸 出出BAY0Y1Y2Y3001000010100100010110001寫(xiě)各寫(xiě)各輸出輸出的邏的邏輯式輯式 列列真真值值表表 Y0=BAY1=BAY2=BAY3=BA2021-12-19畫(huà)畫(huà)邏邏輯輯圖圖 圖圖10-16 2線線4線譯碼器的邏輯圖線

19、譯碼器的邏輯圖2021-12-19將二將二十進(jìn)制代碼翻譯成十進(jìn)制數(shù)的邏輯電路十進(jìn)制代碼翻譯成十進(jìn)制數(shù)的邏輯電路 4位輸入代碼共有位輸入代碼共有16個(gè)組合狀態(tài)，其中沒(méi)有與其個(gè)組合狀態(tài)，其中沒(méi)有與其對(duì)應(yīng)輸出端的六個(gè)為對(duì)應(yīng)輸出端的六個(gè)為偽碼偽碼 0321013210232103321043210YAAAAYAAAAYAAAAYAAAAYAAAA5321063210732108321093210YAAAAYAAAAYAAAAYAAAAYAAAA圖圖10-19是二是二十進(jìn)制譯碼器十進(jìn)制譯碼器74LS42的邏輯圖。的邏輯圖。根據(jù)邏輯圖可得根據(jù)邏輯圖可得: 2二二十進(jìn)制譯碼器十進(jìn)制譯碼器2021-12-19

20、圖圖10-19 二二十進(jìn)十進(jìn)制譯碼器制譯碼器74LS42的邏的邏輯圖輯圖列出電路的真值表如列出電路的真值表如表表10-10所示所示(P214)。2021-12-193BCD七段顯示譯碼器七段顯示譯碼器數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路數(shù)字顯示電路通常由通常由譯碼器譯碼器、驅(qū)動(dòng)器驅(qū)動(dòng)器和和顯示器顯示器等等部分組成。部分組成。 (1) 數(shù)碼顯示器數(shù)碼顯示器 數(shù)碼顯示器數(shù)碼顯示器是用來(lái)顯示數(shù)字、文字或者符號(hào)的器是用來(lái)顯示數(shù)字、文字或者符號(hào)的器件件.數(shù)碼數(shù)碼的顯的顯示方示方式式 字形重疊式字形重疊式 分段式分段式 點(diǎn)陣式點(diǎn)陣式 2021-1

21、2-19按照發(fā)光機(jī)理按照發(fā)光機(jī)理,數(shù)碼顯示器可分為以下幾類(lèi)數(shù)碼顯示器可分為以下幾類(lèi):(1)半導(dǎo)半導(dǎo)體數(shù)碼管體數(shù)碼管;(2)熒光數(shù)字顯示器熒光數(shù)字顯示器；(3)液體數(shù)字顯示器液體數(shù)字顯示器；(4)氣體放電顯示器氣體放電顯示器 半導(dǎo)半導(dǎo)體數(shù)體數(shù)碼管碼管的外的外形示形示意圖意圖 LED數(shù)碼管共陰極接法數(shù)碼管共陰極接法 共陽(yáng)極接法共陽(yáng)極接法2021-12-19半導(dǎo)體數(shù)碼管的特點(diǎn)半導(dǎo)體數(shù)碼管的特點(diǎn)：工作電壓低、體積小、可靠：工作電壓低、體積小、可靠性高、壽命長(zhǎng)、響應(yīng)速度快（性高、壽命長(zhǎng)、響應(yīng)速度快（1 100ns）、亮度也）、亮度也較高，較高，但但工作電流較大，每一段的工作電流一般在工作電流較大，每一段

22、的工作電流一般在10mA左右。左右。 液晶顯示器液晶顯示器(Liguid Crystal Display，簡(jiǎn)稱，簡(jiǎn)稱LCD) 液晶顯示器的最大液晶顯示器的最大優(yōu)點(diǎn)優(yōu)點(diǎn)是功耗極小，工作電壓也是功耗極小，工作電壓也很低。很低。缺點(diǎn)缺點(diǎn)是亮度很差、響應(yīng)速度較低，限制了是亮度很差、響應(yīng)速度較低，限制了它在快速系統(tǒng)中的應(yīng)用它在快速系統(tǒng)中的應(yīng)用 2021-12-19（2）BCD-七段顯示譯碼器七段顯示譯碼器 用于將數(shù)字儀表、計(jì)算機(jī)、和其它數(shù)字系統(tǒng)中的用于將數(shù)字儀表、計(jì)算機(jī)、和其它數(shù)字系統(tǒng)中的測(cè)量數(shù)據(jù)、運(yùn)算結(jié)果譯成十進(jìn)制數(shù)顯示出來(lái)。測(cè)量數(shù)據(jù)、運(yùn)算結(jié)果譯成十進(jìn)制數(shù)顯示出來(lái)。數(shù)字、文字、數(shù)字、文字、符號(hào)代碼符號(hào)

23、代碼譯碼器譯碼器顯示器顯示器七七段段顯顯示示譯譯碼碼電電路路真真值值表表十進(jìn)制數(shù)十進(jìn)制數(shù) D C B AD C B A a b c d e f ga b c d e f g 顯示字形顯示字形 0 0 0 0 0 00 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 01 0 0 1 1 0 0 0 10 0 0 1 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 2 2 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 2 1 0 1 1 0 1 2 3 3 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 3 1 1 1 0 0 1 3

24、 4 4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 4 1 1 0 0 1 1 4 5 5 0 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 5 0 1 1 0 1 1 5 6 0 1 1 0 6 0 1 1 0 0 0 0 1 1 1 1 1 6 0 1 1 1 1 1 6 7 7 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 7 1 1 0 0 0 0 7 8 8 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 8 9 9 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 1 9 1

25、 1 0 0 1 1 9 表表10-112021-12-19由由表10-11可以分別得到可以分別得到7個(gè)筆劃輸出的卡諾圖，個(gè)筆劃輸出的卡諾圖，在在卡諾圖上采用卡諾圖上采用“合并合并0然后求反然后求反”的化簡(jiǎn)方法將的化簡(jiǎn)方法將ag化簡(jiǎn)，得到化簡(jiǎn)，得到aD C B AD BC AbD BC B AC B AcD CC B AdC B AC B AC B AeC BAfD C AC BB AgD C BC B A（10-12）2021-12-19BCD七段顯七段顯示譯碼示譯碼器器7448的邏輯的邏輯圖圖 2021-12-19用用7448驅(qū)動(dòng)驅(qū)動(dòng)BS201的的連接方連接方法法 2021-12-19（3

26、）用譯碼器設(shè)計(jì)組合邏輯電路）用譯碼器設(shè)計(jì)組合邏輯電路 例例10-8 試?yán)迷嚴(yán)?線線8線譯碼器線譯碼器74LS138（T330）設(shè)設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。其輸出的邏輯函數(shù)計(jì)一個(gè)多輸出的組合邏輯電路。其輸出的邏輯函數(shù)式為：式為：ABCCBCBAZCBABAZCBABCZCBABCACAZ4321（10-13）2021-12-19解：解： 首先將首先將式式(10-13)給定的邏輯函數(shù)化為最小項(xiàng)之給定的邏輯函數(shù)化為最小項(xiàng)之和的形式，得到和的形式，得到742045323731265431mmmmABCCBACBACBAZmmmCBABCAZmmmCBABCAABCZmmmmCBABCACBAC

27、ABZ(10-14)把把Z1Z4變換為變換為m0m7的函數(shù)式的函數(shù)式 2021-12-19742045323731265431mmmmZmmmZmmmZmmmmZ(10-15)式（式（10-15）表明，只需在表明，只需在74LSl38的輸出端附加的輸出端附加4個(gè)與非門(mén)，即可得到個(gè)與非門(mén)，即可得到Z1Z4的邏輯電路。電路的接的邏輯電路。電路的接法如圖法如圖10-25所示所示: 2021-12-19圖圖10-25 例例10-8的電路的電路2021-12-1910.3.3加法器加法器(1) 半加器半加器 1+) 0 1 0+) 1 1 0+) 0 0 1+) 1 1 0進(jìn)位進(jìn)位C半加器真值表半加器真

28、值表A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1S=AB+AB=A BC=AB邏輯邏輯表達(dá)表達(dá)式式2021-12-19A&1BSCC0ABSC邏輯圖邏輯圖 邏輯符號(hào)邏輯符號(hào) 2021-12-19全加器真值表全加器真值表Cn-1 An Bn Sn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1Sn = Cn (An Bn)C n = AnBn+Cn-1(An Bn)全加器邏輯函數(shù)式全加器邏輯函數(shù)式2021-12-192. 全加器全加器邏輯

29、圖邏輯圖 邏輯符號(hào)邏輯符號(hào) 2021-12-193多位加法器多位加法器依次將低位全加器的進(jìn)位輸出接到高位全加器的進(jìn)依次將低位全加器的進(jìn)位輸出接到高位全加器的進(jìn)位輸入，就可由若干全加器級(jí)聯(lián)構(gòu)成位輸入，就可由若干全加器級(jí)聯(lián)構(gòu)成多位全加器多位全加器。 4位串行進(jìn)位加法器位串行進(jìn)位加法器 2021-12-194用加法器設(shè)計(jì)組合邏輯電路用加法器設(shè)計(jì)組合邏輯電路例例10-9 設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將BCD代碼的代碼的842l 碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3碼。碼。解解: 以以8421碼為輸入、余碼為輸入、余3碼為輸出，即可列出代碼為輸出，即可列出代碼轉(zhuǎn)換電路的邏輯真值表，如碼轉(zhuǎn)換電路的邏輯

30、真值表，如表表10-14所示。所示。0123YYYY00110123DCBAYYYY仔細(xì)觀察仔細(xì)觀察表表10-14不難發(fā)現(xiàn)，不難發(fā)現(xiàn)，進(jìn)制和進(jìn)制和DCBA所代表的二進(jìn)制數(shù)始終相差所代表的二進(jìn)制數(shù)始終相差0011，即十進(jìn)，即十進(jìn)制數(shù)的制數(shù)的3。故可得。故可得和和DCBA所代表的二所代表的二(10-16)根據(jù)根據(jù)式式(10-16)，用一片，用一片4位加法器位加法器74LS283便可接便可接 成要成要 求的代碼轉(zhuǎn)換電路，如求的代碼轉(zhuǎn)換電路，如圖圖10-31所示。所示。2021-12-193Y2Y1Y0Y輸輸 入入輸輸 出出DCBA00000011000101000010010100110110010

31、001110101100001101001011110101000101110011100表表10-14 例例10-9的邏輯真值表的邏輯真值表2021-12-19圖圖10-31 例例10-9的代碼轉(zhuǎn)換電路的代碼轉(zhuǎn)換電路2021-12-1910.3.4 數(shù)值比較器數(shù)值比較器用來(lái)比較用來(lái)比較A和和B兩個(gè)正數(shù)的邏輯電路，稱為兩個(gè)正數(shù)的邏輯電路，稱為數(shù)值數(shù)值（或數(shù)字）比較器（或數(shù)字）比較器（Comparator）。）。 11位數(shù)值比較器位數(shù)值比較器輸入輸入輸輸 出出ABABAB)=AB(AB)=AB(A=B)=AB+AB=A B=A B（10-17）2021-12-19根據(jù)式根據(jù)式（10-17），），

32、畫(huà)出畫(huà)出1位數(shù)值比較器的邏輯圖：位數(shù)值比較器的邏輯圖： 圖圖10-32 1位數(shù)值比較器位數(shù)值比較器 2021-12-192中規(guī)模集成中規(guī)模集成4位數(shù)值比較器位數(shù)值比較器4位數(shù)值比較器的位數(shù)值比較器的邏輯思想邏輯思想是從高位到低位逐位比是從高位到低位逐位比較較A、B兩組數(shù)值的大小兩組數(shù)值的大小 如如圖圖10-33所示是所示是4位數(shù)值比較器位數(shù)值比較器7485的邏輯符號(hào)圖的邏輯符號(hào)圖 數(shù)碼輸入數(shù)碼輸入 級(jí)級(jí)聯(lián)聯(lián)輸輸入入端端 比較結(jié)果輸出端 圖圖10-33 2021-12-19由由表表P223 （10-16）便可以出便可以出4位數(shù)值比較器位數(shù)值比較器7485的的邏輯功能邏輯功能 。例例10-10 試

33、用兩片試用兩片CC14585組成一個(gè)組成一個(gè)8位數(shù)值比較器。位數(shù)值比較器。解：解： 根據(jù)多位數(shù)比較的規(guī)則，在高位相等時(shí)取根據(jù)多位數(shù)比較的規(guī)則，在高位相等時(shí)取決于低位的比較結(jié)果。由比較器功能可知，在決于低位的比較結(jié)果。由比較器功能可知，在CC14585中中 )(BAY信號(hào)是用信號(hào)是用 )(BAY和和 ()ABY產(chǎn)生的，也即產(chǎn)生的，也即 (A B)(A B)(A B)YYY只需輸入低位比較結(jié)果只需輸入低位比較結(jié)果 在擴(kuò)展連接時(shí)，在擴(kuò)展連接時(shí)，()ABI和和 ()ABI就夠了。就夠了。 ()ABI它僅僅是一個(gè)控制信號(hào)。它僅僅是一個(gè)控制信號(hào)。 在正常工作時(shí)應(yīng)使在正常工作時(shí)應(yīng)使()ABI 端處于高電平。

34、這樣就得到了如端處于高電平。這樣就得到了如圖圖10-34所示的所示的8位數(shù)位數(shù) 值比較器電路。值比較器電路。2021-12-19因?yàn)殡娐方Y(jié)構(gòu)不同，擴(kuò)展輸入端的用法也不完全因?yàn)殡娐方Y(jié)構(gòu)不同，擴(kuò)展輸入端的用法也不完全一樣，使用時(shí)應(yīng)注意加以區(qū)別。一樣，使用時(shí)應(yīng)注意加以區(qū)別。2021-12-1910.3.5 數(shù)據(jù)選擇器（多路轉(zhuǎn)換器）數(shù)據(jù)選擇器（多路轉(zhuǎn)換器）數(shù)據(jù)選擇器數(shù)據(jù)選擇器（Multiplexer,簡(jiǎn)稱簡(jiǎn)稱MUX），又稱多），又稱多路開(kāi)關(guān)或多路選擇器，它是從多個(gè)輸入數(shù)據(jù)中路開(kāi)關(guān)或多路選擇器，它是從多個(gè)輸入數(shù)據(jù)中選擇一個(gè)送至輸出端。選擇一個(gè)送至輸出端。 類(lèi)似一個(gè)多投開(kāi)關(guān)，是一個(gè)多輸入、單輸類(lèi)似一個(gè)多投

35、開(kāi)關(guān)，是一個(gè)多輸入、單輸出的組合出的組合邏輯電路邏輯電路。功能：功能：1. 2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器2021-12-19F= ADF= AD0 0 + AD+ AD1 11 1& & &D D0 0D D1 1A A 1 1F F輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)輸出數(shù)據(jù)控制信號(hào)控制信號(hào)D D0 0D D1 1F FA A輸入輸入輸出輸出控制控制2021-12-192.2. 4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器( (集成電路型號(hào)集成電路型號(hào):74LS153):74LS153) A A1 1 A A0 0 F F 0 00 0 D D0 0 0 10 1 D D1 1 1 0 1 0 D D2 2 1 11 1 D D3 3 F=AF=A1 1A A0 0D D0 0 + A + A1 1A A0 0D D1 1 + A + A1 1A A0 0D D2 2 + A + A1 1A