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1、一位全加器課程設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?1)通過實(shí)驗(yàn)初步了解EDA勺基本概念;(2)熟悉利用QuartusII的原理圖輸入方法設(shè)計(jì)組合電路;(3)初步了解層次設(shè)計(jì)法,握層次化設(shè)計(jì)的方法,并通過一個(gè)1 位全加器的設(shè)計(jì)把握利用EDA軟件原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。二 實(shí)驗(yàn)內(nèi)容完成半加器和全機(jī)器的設(shè)計(jì),包括原理圖輸入、編譯、仿真。具體設(shè)計(jì)流程如下:(1) 半加器的設(shè)計(jì)1、 建立工程文件夾,取名為adder;2、 原理圖編輯輸入:新建一個(gè)bdf 文件, 對(duì)照原理圖,在 Symbol中選擇相應(yīng)的元件,并正確將電路連接好;然后將文件保存在工程文件夾adder中,取名h_adder.bd£并
2、創(chuàng)建工程;3、 對(duì)電路進(jìn)行編譯,仿真,檢查電路是否有錯(cuò)誤;4、 仿真無(wú)誤后,將半加器設(shè)計(jì)成可調(diào)用的元件:選擇菜單File-Create/Updatef Create Symbol Files for Currrent File 項(xiàng),即可將當(dāng) 前文件h_adder.bd變成一個(gè)元件符號(hào)存盤。(2) 1 位全加器的設(shè)計(jì)1、 新建一個(gè)bdf文件,調(diào)出h_adder.bdf元件,連接好全加器原理 圖,取名f_adder.bdf保存在工程文件 adder中,建立一個(gè)新的工程(工程名和頂層文件都為f_adder),然后點(diǎn)擊Add All選擇所需要的文件;2、 工程完成后,對(duì)文件進(jìn)行編譯;3、 編譯成功后,
3、創(chuàng)建一個(gè)仿真波形文件,將End time設(shè)置為50us,保存在工程文件adder中,將各引腳拖入波形文件中,設(shè)置輸入引 腳ain,bin,cin的值,進(jìn)行仿真,仿真成功后,檢查輸出結(jié)果是否 正確;三實(shí)驗(yàn)結(jié)果(1)半加器原理圖及仿真波形圖:四| |Cadder三J舞/等等等 0 |匕 尊 期 以智 f_addeibdf| 母 Udder.vihf| 9 SimulalionRetMH-Simulati.超 h_addcr.bdl琳A on n n 應(yīng)乳國(guó)m 示胃圖1 :半加器原理圖9975 戰(zhàn)8.13 us Interval:fl.12u$ Stall:EndM astei Tre Bai:A第
4、 他電T ?S.21 us 8 33 站13.45 四16邛11s線甲皿 39.61 bE33.甲加黃邛比收收?qǐng)D2:仿真波形圖(2) 1位全加器原理圖及仿真波形圖:卓 |f_addai圖3: 1位全加器原理圖德 Ladder bdf Simulation Heport - Simuk 團(tuán) Laddet.vwf圖4:仿真波形圖四實(shí)驗(yàn)體會(huì)這次實(shí)驗(yàn)是在老師剛剛上完原理圖的設(shè)計(jì)后就來上機(jī)來親手驗(yàn)證的,由于之前都是通過編寫 VHDL語(yǔ)言程序來做,這次只要畫出 原理圖就能做到,我很是期待,畢竟畫圖要比寫程序簡(jiǎn)單點(diǎn)吧。通過這次上機(jī)實(shí)驗(yàn)我對(duì) QuartusII軟件有了一定程度的熟悉和了解,本次實(shí)驗(yàn)的內(nèi)容是利用QuartusII的原理圖設(shè)計(jì)方法設(shè)計(jì)一個(gè)1位全加器,原理圖輸入是圖形輸入其中的一個(gè)常用的方法,利用QuartusII的圖形編輯文件繪制出全加器的原理圖,實(shí)驗(yàn)中我們首先設(shè)計(jì)了一個(gè)半加器,并將其設(shè)置成可調(diào)用的元件,目的是用于1 位全加器的設(shè)計(jì),通過實(shí)驗(yàn), 對(duì)原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程有了一定得了解,通過多次的練習(xí),我想最終可以達(dá)到熟練。原理圖的方法我覺得最關(guān)鍵的是找到每一個(gè)元件模塊,然后擺放好連接。 還有在實(shí)驗(yàn)過程中最多的問題就是一些操作不熟練,還要看書, 還得要在軟件的熟練應(yīng)用上多多練習(xí)。有幾次明明找不到錯(cuò)誤最后在老師的指導(dǎo)
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