可編程實驗報告

1、 實驗報告 -可編程器件實驗 專業(yè) 電子信息工程 班級 7B1211 學號 姓名 （實驗三）8421BCD碼譯碼器設計一 實驗目的 設計8421BCD碼譯碼器二 實驗要求要求：在ISP Design EXPERT System環(huán)境下，編寫譯碼器源文件，用ispLSI1016E-80LJ44器件實現(xiàn)。并進行仿真。三 實驗步驟 1. 設計源文件module yy1(a1,b1,c1,d1,e1,f1,g1,A,B,C,D);output a1,b1,c1,d1,e1,f1,g1;input A,B,C,D;reg a1,b1,c1,d1,e1,f1,g1;always (A or B or C o

2、r D)begincase(A,B,C,D)4'd0:a1,b1,c1,d1,e1,f1,g1=7'b1111110;4'd1:a1,b1,c1,d1,e1,f1,g1=7'b0110000;4'd2:a1,b1,c1,d1,e1,f1,g1=7'b1101101;4'd3:a1,b1,c1,d1,e1,f1,g1=7'b1111001;4'd4:a1,b1,c1,d1,e1,f1,g1=7'b0110011;4'd5:a1,b1,c1,d1,e1,f1,g1=7'b1011011;4'd6

3、:a1,b1,c1,d1,e1,f1,g1=7'b1011111;4'd7:a1,b1,c1,d1,e1,f1,g1=7'b1110000;4'd8:a1,b1,c1,d1,e1,f1,g1=7'b1111111;4'd9:a1,b1,c1,d1,e1,f1,g1=7'b1111011;default:a1,b1,c1,d1,e1,f1,g1=7'bx;endcaseendendmodule2 仿真測試module yy2sest (a1,b1,c1,d1,e1,f1,g1,A,B,C,D); x=.x.;a1,b1,c1,d1,

4、e1,f1,g1,A,B,C,D pin;test_vectors(A,B,C,D ->a1,b1,c1,d1,e1,f1,g1)0,0,0,0->x,x,x,x,x,x,x;0,0,0,1->x,x,x,x,x,x,x;0,0,1,0->x,x,x,x,x,x,x;0,0,1,1->x,x,x,x,x,x,x;0,1,0,0->x,x,x,x,x,x,x;0,1,0,1->x,x,x,x,x,x,x;0,1,1,0->x,x,x,x,x,x,x;0,1,1,1->x,x,x,x,x,x,x;1,0,0,0->x,x,x,x,x,x,

5、x;1,0,0,1->x,x,x,x,x,x,x;end（實驗四）4位加法器減法器設計一 實驗要求（）設計4位二進制減法、加法器。（）設計4位二進制減法、加法器，要考慮借位、進位。二 實驗步驟 1 實驗源文件module yh1( a,b,ope,ans,ovf_unf);input 3:0a,b;input ope;output 3:0ans;output ovf_unf;assign ovf_unf,ans=ope?(a+b):(a-b);endmodule2 實驗測試文件test_vectors(a_0_,a_1_,a_2_,a_3_,b_0_,b_1_,b_2_,b_3_,ope

6、->ovf_unf,ans_0_,ans_1_,ans_2_,ans_3_)0,0,0,0,0,0,0,0,1->x,x,x,x,x;1,0,1,0,1,1,0,0,1->x,x,x,x,x;0,1,0,0,0,0,1,0,1->x,x,x,x,x;1,1,0,1,0,1,0,0,0->x,x,x,x,x;0,1,1,0,0,0,1,0,1->x,x,x,x,x;1,1,0,0,1,0,0,1,0->x,x,x,x,x;1,1,1,1,1,1,1,1,1->x,x,x,x,x;endmodule yh2;"Inputsa_0_ pin;

7、a_1_ pin;a_2_ pin;a_3_ pin;b_0_ pin;b_1_ pin;b_2_ pin;b_3_ pin;ope pin;"Outputsovf_unf pin;ans_0_ pin;ans_1_ pin;ans_2_ pin;ans_3_ pin;"Bidirs x=.x.;（實驗五）4位二進制乘法器設計一 實驗目的 設計一個4位二進制乘法器二 實驗要求 要求：在ISP Design EXPERT System環(huán)境下，編寫源文件。用ispLSI1016E-80LJ44器件實現(xiàn)。并進行仿真。三 實驗步驟 1 4位二進制乘法器源文件module yzz1(

8、product,a,b );parameter size=4;inputsize:1a,b;output2*size:1product;assign product=a*b;Endmodule2 實驗仿真module yzz2;x=.x.;a_1_,a_2_,a_3_,a_4_,b_1_,b_2_,b_3_,b_4_,product_1_,product_2_,product_3_,product_4_,product_5_,product_6_,product_7_,product_8_ pin;a=a_1_,a_2_,a_3_,a_4_;b=b_1_,b_2_,b_3_,b_4_;prod

9、uct=product_1_,product_2_,product_3_,product_4_,product_5_,product_6_,product_7_,product_8_;test_vectors(a,b->product)0,0->x;0,1->x;1,0->x;1,1->x;end（實驗六） 可變模計數(shù)器設計一 實驗任務 任務：設計模為4，6，10，12 的可變計數(shù)器。二 實驗步驟 1 可變模源文件module yx1( clk,rst,en,S0,S1,qout);input clk,rst,en,S0,S1;output3:0qout;reg3

10、:0qout;always (posedge clk or posedge rst)beginif(rst)qout<=4'b0;else if(en)begincase(S1,S0)2'b00:qout<=(qout>=4'd4)?4'h0:(qout+1); 2'b01:qout<=(qout>=4'd6)?4'h0:(qout+1); 2'b10:qout<=(qout>=4'd10)?4'h0:(qout+1); 2'b11:qout<=(qout&g

11、t;=4'd12)?4'h0:(qout+1); endcaseendelseqout<=0;endendmodule2 測試文件 module yx2;c=.c.; x=.x.;qout_0_,qout_1_,qout_2_,qout_3_,clk,rst,en,S0,S1 pin;qout=qout_0_,qout_1_,qout_2_,qout_3_;test_vectors(clk,rst,en,S0,S1->qout)c,1,c,c,c->x;c,c,1,0,0->x;c,c,1,0,1->x;c,c,1,1,0->x;c,c,1,1,1->x;End實驗心得體會本次實驗由于老師給出了題目實現(xiàn)的每一個具體步驟，因此，做起來相對來說比較容易，主要是通過這個實驗熟悉一下ISP Design EXPERT這個軟件。通過對整個實驗的完成，讓我初步理解并掌握了在ISP Design EXPERT System環(huán)境下設計電路的具體步驟，為以后的實驗打下了基礎，并且初步的了解了Verilog HDL硬件語言的設計。短短幾周的ISP實驗，使我對可編程邏輯器件有所了解，了解了CPLD和FPGA