verilog系統(tǒng)函數(shù)

1、Verilog 中常用的系統(tǒng)函數(shù)(2011-12-06 14:54:39) 轉(zhuǎn)載標(biāo)簽： 雜談分類： FPGA的研究 Verilog HDL常用的系統(tǒng)任務(wù) 1.$display(<輸出格式控制列表>,<輸出列表>)；/顯示變量的值或變量的范圍，自動加換行如：$display(“dout=%d dout”,dout);2.$write();/和上面的用法相同，但是不會自動加換行3.$monitor(<格式控制>，<輸出列表>);/在多模塊調(diào)試的情況下，許多模塊中都調(diào)用了$monitor,因為任何時刻只能有一個$monitor起作用

2、，因此需配合$monitoron與$monitoroff使用，把需要監(jiān)視的模塊用$monitoron打開，在監(jiān)視完畢后及時用$monitoroff關(guān)閉，以便把$monitor 讓給其他模塊使用。$monitor與$display的不同處還在于$monitor往往在initial塊中調(diào)用，只要不調(diào)用$monitoroff,$monitor便不間斷地對所設(shè)定的信號進(jìn)行監(jiān)視。4.$time系統(tǒng)函數(shù)：返回64位的整數(shù)來表示當(dāng)前的仿真時刻；   $realtime系統(tǒng)函數(shù)：返回一個實型數(shù)表示當(dāng)前仿真時刻。都以模塊的仿真時間尺度為基準(zhǔn)。5.$monitor($realtime,&quo

3、t;set=%b",set);/其中一個用法5.系統(tǒng)任務(wù)$finish:退出仿真器，返回操作系統(tǒng)6.系統(tǒng)任務(wù)$stop：暫停仿真器7.系統(tǒng)任務(wù)$random:$random%b或者$random%b8.系統(tǒng)任務(wù)$readmemb和$readmemh:用于從文件中讀取數(shù)據(jù)到寄存器中，任何時候都可以被執(zhí)行（數(shù)據(jù)方向：文件>>寄存器）；有以下用法：1) $readmemb("<數(shù)據(jù)文件名>",<存貯器名>);2) $readmemb("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>

4、);3) $readmemb("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>,<結(jié)束地址>);4) $readmemh("<數(shù)據(jù)文件名>",<存貯器名>);5) $readmemh("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>);6) $readmemh("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>,<結(jié)束地址>);其中文件中的地址表示方式hhhh-hh,但

5、是寄存器中的地址可直接用數(shù)表示。這里說的地址均是寄存器的地址。9.顯示層次任務(wù)：$display("Dispalying in %m");/可以顯示正在仿真的位置10.選通顯示：$strobe(<輸出格式>,<輸出列表>);/可以保證當(dāng)所有的賦值語句完成之后才進(jìn)行顯示，同步機制。11.值變轉(zhuǎn)儲任務(wù)：將調(diào)試過程中感興趣的信號轉(zhuǎn)存到VCD文件中的任務(wù)。 $dumpfile();/ 選擇轉(zhuǎn)儲的VCD文件$dumpvars();/ 選擇需要存儲的VCD變量范圍$dumpall;/建立一個監(jiān)測點，轉(zhuǎn)儲當(dāng)前所有VCD變量的現(xiàn)行值$dumpon;和$du

6、mpoff;/控制轉(zhuǎn)儲的開始和結(jié)束，可用時間延時控制轉(zhuǎn)儲過程。1激勵的設(shè)置相應(yīng)于被測試模塊的輸入激勵設(shè)置為reg型，輸出相應(yīng)設(shè)置為wire類型，雙向端口inout在測試中需要進(jìn)行處理。方法1：為雙向端口設(shè)置中間變量inout_reg作為該inout的輸出寄存，inout口在testbench中要定義為wire型變量，然后用輸出使能控制傳輸方向。eg：inout 0:0 bi_dir_port;wire 0:0 bi_dir_port;reg 0:0 bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_d

7、ir_port_reg:1'bz;用bi_dir_port_oe控制端口數(shù)據(jù)方向，并利用中間變量寄存器改變其值。等于兩個模塊之間用inout雙向口互連。往端口寫（就是往模塊里面輸入)方法2：使用force和release語句，這種方法不能準(zhǔn)確反映雙向端口的信號變化，但這種方法可以反映塊內(nèi)信號的變化。具體如示：module test();wire data_inout;reg data_reg;reg link;#xx; /延時force data_inout=1'bx; /強制作為輸入端口.#xx;release data_inout; /釋放輸入端口endmodule從文本文

8、件中讀取和寫入向量1）讀取文本文件：用 $readmemb系統(tǒng)任務(wù)從文本文件中讀取二進(jìn)制向量（可以包含輸入激勵和輸出期望值）。$readmemh 用于讀取十六進(jìn)制文件。例如：reg 7:0 mem1:256 / a 8-bit, 256-word 定義存儲器meminitial $readmemh ( "mem.data", mem ) / 將.dat文件讀入寄存器mem中initial $readmemh ( "mem.data", mem, 128, 1 ) / 參數(shù)為寄存器加載數(shù)據(jù)的地址始終2）輸出文本文件：打開輸出文件用?$fopen 例如：in

9、teger out_file; / out_file 是一個文件描述，需要定義為 integer類型out_file = $fopen ( " cpu.data " ); / cpu.data 是需要打開的文件，也就是最終的輸出文本設(shè)計中的信號值可以通過$fmonitor, $fdisplay,2. Verilog和Ncverilog命令使用庫文件或庫目錄ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v /一般編譯文件在run.f中, 庫文件在lib.v中,lib2目錄中的.v文件系統(tǒng)自動搜索使用庫文件或庫目錄,

10、只編譯需要的模塊而不必全部編譯3Verilog Testbench信號記錄的系統(tǒng)任務(wù):1). SHM數(shù)據(jù)庫可以記錄在設(shè)計仿真過程中信號的變化. 它只在probes有效的時間內(nèi)記錄你set probe on的信號的變化.ex). $shm_open("waves.shm"); /打開波形數(shù)據(jù)庫$shm_probe(top, "AS"); / set probe on "top",第二個參數(shù): A - signals of the specific scrope S - Ports of the specified scope and b

11、elow, excluding library cellsC - Ports of the specified scope and below, including library cellsAS - Signals of the specified scope and below, excluding library cellsAC - Signals of the specified scope and below, including library cells還有一個 M ,表示當(dāng)前scope的memories, 可以跟上面的結(jié)合使用, "AM" "AMS

12、" "AMC"什么都不加表示當(dāng)前scope的ports;$shm_close /關(guān)閉數(shù)據(jù)庫2). VCD數(shù)據(jù)庫也可以記錄在設(shè)計仿真過程中信號的變化. 它只記錄你選擇的信號的變化.ex). $dumpfile("filename"); /打開數(shù)據(jù)庫$dumpvars(1, top.u1); /scope = top.u1, depth = 1第一個參數(shù)表示深度, 為0時記錄所有深度; 第二個參數(shù)表示scope,省略時表當(dāng)前的scope.$dumpvars; /depth = all scope = all$dumpvars(0); /depth

13、= all scope = current$dumpvars(1, top.u1); /depth = 1 scope = top.u1$dumpoff /暫停記錄數(shù)據(jù)改變,信號變化不寫入庫文件中$dumpon /重新恢復(fù)記錄3). Debussy fsdb數(shù)據(jù)庫也可以記錄信號的變化,它的優(yōu)勢是可以跟debussy結(jié)合,方便調(diào)試.如果要在ncverilog仿真時,記錄信號, 首先要設(shè)置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file (/share/PLI/nc_xl/nc_loadpli1)

14、b. while invoking ncverilog use the +ncloadpli1 option.ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtrfsdb數(shù)據(jù)庫文件的記錄方法,是使用$fsdbDumpfile和$fsdbDumpvars系統(tǒng)函數(shù),使用方法參見VCD注意: 在用ncverilog的時候,為了正確地記錄波形,要使用參數(shù): "+access+rw", 否則沒有讀寫權(quán)限在記錄信號或者波形時需要指出被記錄信號的路徑，如：tb.module.u1.clk.關(guān)于信號記錄的系統(tǒng)任務(wù)的說明：在testb

15、ench中使用信號記錄的系統(tǒng)任務(wù)，就可以將自己需要的部分的結(jié)果以及波形文件記錄下來（可采用sigalscan工具查看），適用于對較大的系統(tǒng)進(jìn)行仿真，速度快，優(yōu)于全局仿真。使用簡單，在testbench中添加：initial begin$shm_open("waves.shm");$shm_probe("要記錄信號的路徑“，”AS“）；10000$shm_close; 即可。 4. ncverilog編譯的順序: ncverilog file1 file2 .有時候這些文件存在依存關(guān)系,如在file2中要用到在file1中定義的變量,這時候就要注意其編譯的順序是從后

16、到前,就先編譯file2然后才是file2.5. 信號的強制賦值force首先, force語句只能在過程語句中出現(xiàn),即要在initial 或者 always 中間. 去除force 用 release 語句.initial begin force sig1 = 1'b1; . ; release sig1; endforce可以對wire賦值,這時整個net都被賦值; 也可以對reg賦值.6加載測試向量時，避免在時鐘的上下沿變化為了模擬真實器件的行為，加載測試向量時，避免在時鐘的上下沿變化，而是在時鐘的上升沿延時一個時間單位后，加載的測試向量發(fā)生變化。如：assign #5 c=ab

17、(posedge clk) #(0.1*cycle) A=1;*/testbench的波形輸出module top;.initialbegin$dumpfile("./top.vcd"); /存儲波形的文件名和路徑,一般是.vcd格式.$dumpvars(1,top); /存儲top這一層的所有信號數(shù)據(jù)$dumpvars(2,top.u1); /存儲top.u1之下兩層的所有數(shù)據(jù)信號(包含top.u1這一層)$dumpvars(3,top.u2); /存儲top.u2之下三層的所有數(shù)據(jù)信號(包含top.u2這一層)$dumpvars(0,top.u3); /存儲top.u3

18、之下所有層的所有數(shù)據(jù)信號endendmodule/產(chǎn)生隨機數(shù),seed是種子$random(seed);ex: din <= $random(20);/仿真時間,為unsigned型的64位數(shù)據(jù)$timeex:.time condition_happen_time;.condition_happen_time = $time;.$monitor($time,"data utput = %d", dout);./參數(shù)parameter para1 = 10,para2 = 20,para3 = 30;/顯示任務(wù)$display();/監(jiān)視任務(wù)$monitor();/延遲

19、模型specify./describ pin-to-pin delayendspecifyex:module nand_or(Y,A,B,C);input A,B,C;output Y;AND2 #0.2 (N,A,B);OR2 #0.1 (Y,C,N);specify(A*->Y) = 0.2;(B*->Y) = 0.3;(C*->Y) = 0.1;endspecifyendmodule/時間刻度timescale 單位時間/時間精確度/文件I/O1.打開文件integer file_id;file_id = fopen("file_path/file_name&

20、quot;);2.寫入文件/$fmonitor只要有變化就一直記錄$fmonitor(file_id, "%format_char", parameter);eg:$fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);/$fwrite需要觸發(fā)條件才記錄$fwrite(file_id, "%format_char", parameter);/$fdisplay需要觸發(fā)條件才記錄$fdisplay(file_id, "%format_char", param

21、eter);$fstrobe();3.讀取文件integer file_id;file_id = $fread("file_path/file_name", "r");4.關(guān)閉文件$fclose(fjile_id);5.由文件設(shè)定存儲器初值$readmemh("file_name", memory_name"); /初始化數(shù)據(jù)為十六進(jìn)制$readmemb("file_name", memory_name"); /初始化數(shù)據(jù)為二進(jìn)制/仿真控制$finish(parameter); /paramet

22、er = 0,1,2$stop(parameter);/讀入SDF文件$sdf_annotate("sdf_file_name", module_instance, "scale_factors");/module_instance: sdf文件所對應(yīng)的instance名./scale_factors:針對timming delay中的最小延時min,典型延遲typ,最大延時max調(diào)整延遲參數(shù)/generate語句,在Verilog-2001中定義.用于表達(dá)重復(fù)性動作/必須事先聲明genvar類型變量作為generate循環(huán)的指標(biāo)eg:genvar i;

23、generate for(i = 0; i < 4; i = i + 1)beginassign = dini = i % 2;endendgenerate/資源共享always (A or B or C or D)sum = sel ? (A+B):(C+D);/上面例子使用兩個加法器和一個MUX,面積大/下面例子使用一個加法器和兩個MUX,面積小always (A or B or C or D)begintmp1 = sel ? A:C;tmp2 = sel ? B:D;endalways (tmp1 or tmp2)sum = tmp1 + tmp2;*模板：module test

24、bench; /定義一個沒有輸入輸出的modulereg /將DUT的輸入定義為reg類型wire /將DUT的輸出定義為wire類型/在這里例化DUTinitialbegin /在這里添加激勵(可以有多個這樣的結(jié)構(gòu))endalways /通常在這里定義時鐘信號initial/在這里添加比較語句(可選)endinitial/在這里添加輸出語句(在屏幕上顯示仿真結(jié)果)endendmodule一下介紹一些書寫Testbench的技巧：1.如果激勵中有一些重復(fù)的項目，可以考慮將這些語句編寫成一個task，這樣會給書寫和仿真帶來很大方便。例如，一個存儲器的testbench的激勵可以包含write，r

25、ead等task。2.如果DUT中包含雙向信號(inout)，在編寫testbench時要注意。需要一個reg變量來表示其輸入，還需要一個wire變量表示其輸出。3.如果initial塊語句過于復(fù)雜，可以考慮將其分為互補相干的幾個部分，用數(shù)個initial塊來描述。在仿真時，這些initial塊會并發(fā)運行。這樣方便閱讀和修改。4.每個testbench都最好包含$stop語句，用以指明仿真何時結(jié)束。最后提供一個簡單的示例(轉(zhuǎn)自Xilinx文檔)：DUT：module shift_reg (clock, reset, load, sel, data, shiftreg);input clock;

26、input reset;input load;input 1:0 sel;input 4:0 data;output 4:0 shiftreg;reg 4:0 shiftreg;always (posedge clock)beginif (reset)shiftreg = 0;else if (load)shiftreg = data;elsecase (sel)2b00 : shiftreg = shiftreg;2b01 : shiftreg = shiftreg << 1;2b10 : shiftreg = shiftreg >> 1;default : shif

27、treg = shiftreg;endcaseendendmoduleTestbench：module testbench; / declare testbench namereg clock;reg load;reg reset; / declaration of signalswire 4:0 shiftreg;reg 4:0 data;reg 1:0 sel;/ instantiation of the shift_reg design belowshift_reg dut(.clock (clock),.load (load),.reset (reset),.shiftreg (shi

28、ftreg),.data (data),.sel (sel);/this process block sets up the free running clockinitial beginclock = 0;forever #50 clock = clock;endinitial begin/ this process block specifies the stimulus.reset = 1;data = 5b00000;load = 0;sel = 2b00;#200reset = 0;load = 1;#200data = 5b00001;#100sel = 2b01;load = 0

29、;#200sel = 2b10;#1000 $stop;endinitial begin/ this process block pipes the ASCII results to the/terminal or text editor$timeformat(-9,1,"ns",12);$display(" Time Clk Rst Ld SftRg Data Sel");$monitor("%t %b %b %b %b %b %b", $realtime,clock, reset, load, shiftreg, data, se

30、l);endendmodule posted 2009-10-28 11:24 神一樣驢子 閱讀(508) 評論(1) 編輯 （轉(zhuǎn)）verilog 中文件輸入輸出任務(wù)全文地址：系統(tǒng)函數(shù)fopen用于打開一個文件，并還回一個整數(shù)指針然后，fdisplay就可以使用這個文件指針在文件中寫入信息，寫完后，則可以使用fclose系統(tǒng)關(guān)閉這個文件例如：integer write_out_file;定義一個文件指針integer write_out_file=$fopen("write_out_file.txt");$fdisplay(write_out_file,"

31、;%hnh"，addr，data)；fclose("write_out_file");以上語法是將addr，data分別顯示在%hnh中的個h的位置，并寫入write_out_file文件指針?biāo)赶虻膚rite_out_file.txt中從文件中讀取數(shù)據(jù)，可以用 $readmemb       $readmemh  從文件中讀入數(shù)據(jù)，該文件格式是一定的reg：data：；$readmemh（"file_nametxt",data ）；就是將file_nametxt中

32、的數(shù)據(jù)讀入到data數(shù)組中，然后就可以使用這些數(shù)據(jù)了          還有一種方式可以把指定的數(shù)據(jù)放入指定的存儲器地址單元內(nèi)，就是在存放數(shù)據(jù)的文本文件內(nèi)，給相應(yīng)的數(shù)據(jù)規(guī)定其內(nèi)存地址，形式如下：address_in_hexadecimal data2f20 兩個系統(tǒng)任務(wù)可以在仿真的任何時刻被執(zhí)行使用，其使用格式共有以下六種：              1) 

33、    $readmemb("<數(shù)據(jù)文件名>",<存貯器名>);             2)     $readmemb("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>);           &#

34、160; 3)     $readmemb("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>,<結(jié)束地址>);             4)     $readmemh("<數(shù)據(jù)文件名>",<存貯器名>);       

35、      5)     $readmemh("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>);             6)     $readmemh("<數(shù)據(jù)文件名>",<存貯器名>,<起始地址>,<結(jié)束地址>);

36、60;在這兩個系統(tǒng)任務(wù)中，被讀取的數(shù)據(jù)文件的內(nèi)容只能包含：空白位置(空格，換行，制表格(tab)和form-feeds)，注釋行(/形式的和/*.*/形式的都允許)，二進(jìn)制或十六進(jìn)制的數(shù)字。數(shù)字中不能包含位寬說明和格式說明，對于$readmemb系統(tǒng)任務(wù)，每個數(shù)字必須是二進(jìn)制數(shù)字，對于$readmemh系統(tǒng)任務(wù)，每個數(shù)字必須是十六進(jìn)制數(shù)字。數(shù)字中不定值x或X，高阻值z或Z，和下劃線(_)的使用方法及代表的意義與一般Verilog HDL程序中的用法及意義是一樣的。另外數(shù)字必須用空白位置或注釋行來分隔開。 在下面的討論中，地址一詞指對存貯器(memory)建模的數(shù)組的尋址指針。當(dāng)數(shù)據(jù)文

37、件被讀取時，每一個被讀取的數(shù)字都被存放到地址連續(xù)的存貯器單元中去。存貯器單元的存放地址范圍由系統(tǒng)任務(wù)聲明語句中的起始地址和結(jié)束地址來說明，每個數(shù)據(jù)的存放地址在數(shù)據(jù)文件中進(jìn)行說明。當(dāng)?shù)刂烦霈F(xiàn)在數(shù)據(jù)文件中，其格式為字符“”后跟上十六進(jìn)制數(shù)。如： hh.h 對于這個十六進(jìn)制的地址數(shù)中，允許大寫和小寫的數(shù)字。在字符“”和數(shù)字之間不允許存在空白位置?？梢栽跀?shù)據(jù)文件里出現(xiàn)多個地址。當(dāng)系統(tǒng)任務(wù)遇到一個地址說明時，系統(tǒng)任務(wù)將該地址后的數(shù)據(jù)存放到存貯器中相應(yīng)的地址單元中去。 對于上面六種系統(tǒng)任務(wù)格式,需補充說明以下五點： 1)    

38、;   如果系統(tǒng)任務(wù)聲明語句中和數(shù)據(jù)文件里都沒有進(jìn)行地址說明，則缺省的存放起始地址為該存貯器定義語句中的起始地址。數(shù)據(jù)文件里的數(shù)據(jù)被連續(xù)存放到該存貯器中，直到該存貯器單元存滿為止或數(shù)據(jù)文件里的數(shù)據(jù)存完。2)       如果系統(tǒng)任務(wù)中說明了存放的起始地址，沒有說明存放的結(jié)束地址，則數(shù)據(jù)從起始地址開始存放，存放到該存貯器定義語句中的結(jié)束地址為止。3)       如果在系統(tǒng)任務(wù)聲明語句中，起始地址和結(jié)束地址都進(jìn)行了說明，則數(shù)據(jù)文件里的數(shù)據(jù)按該起始地址開始存放

39、到存貯器單元中，直到該結(jié)束地址，而不考慮該存貯器的定義語句中的起始地址和結(jié)束地址。4)       如果地址信息在系統(tǒng)任務(wù)和數(shù)據(jù)文件里都進(jìn)行了說明，那么數(shù)據(jù)文件里的地址必須在系統(tǒng)任務(wù)中地址參數(shù)聲明的范圍之內(nèi)。否則將提示錯誤信息，并且裝載數(shù)據(jù)到存貯器中的操作被中斷。5)       如果數(shù)據(jù)文件里的數(shù)據(jù)個數(shù)和系統(tǒng)任務(wù)中起始地址及結(jié)束地址暗示的數(shù)據(jù)個數(shù)不同的話，也要提示錯誤信息。 下面舉例說明：先定義一個有256個地址的字節(jié)存貯器 mem: reg7:0 me

40、m1:256; 下面給出的系統(tǒng)任務(wù)以各自不同的方式裝載數(shù)據(jù)到存貯器mem中。 initial  $readmemh("mem.data",mem);initial  $readmemh("mem.data",mem,16);initial  $readmemh("mem.data",mem,128,1); 第一條語句在仿真時刻為0時，將裝載數(shù)據(jù)到以地址是1的存貯器單元為起始存放單元的存貯器中去。第二條語句將裝載數(shù)據(jù)到以單元地址是16的存貯器單元為起始存放單元的存貯器中去，一直

41、到地址是256的單元為止。第三條語句將從地址是128的單元開始裝載數(shù)據(jù)，一直到地址為1的單元。在第三種情況中，當(dāng)裝載完畢，系統(tǒng)要檢查在數(shù)據(jù)文件里是否有128個數(shù)據(jù)，如果沒有，系統(tǒng)將提示錯誤信息。    引用參考1.打開文件integer file_id;file_id = fopen("file_path/file_name");2.寫入文件/$fmonitor只要有變化就一直記錄$fmonitor(file_id, "%format_char", parameter);eg:$fmonitor(file_id, "

42、;%m: %t in1=%d o1=%h", $time, in1, o1);/$fwrite需要觸發(fā)條件才記錄$fwrite(file_id, "%format_char", parameter);/$fdisplay需要觸發(fā)條件才記錄$fdisplay(file_id, "%format_char", parameter);$fstrobe();3.讀取文件integer file_id;file_id = $fread("file_path/file_name", "r");4.關(guān)閉文件$fclos

43、e(fjile_id);5.由文件設(shè)定存儲器初值$readmemh("file_name", memory_name"); /初始化數(shù)據(jù)為十六進(jìn)制$readmemb("file_name", memory_name"); /初始化數(shù)據(jù)為二進(jìn)制 轉(zhuǎn)： 提供了豐富的系統(tǒng)函數(shù)，這為Testbench的編寫提供了方便。尤其是IEEE1364-2005，其系統(tǒng)級建模的能力更強。     以前我一般常用到的系統(tǒng)函數(shù)只有幾個：$readmemb，$readmemh，$display，$fmonitor，$fw

44、rite，$fopen，$fclose等。通常需要對文件作預(yù)處理，才能用于Testbench讀取。今天又嘗試了幾個其他的文件輸入輸出函數(shù)，不需要對文件進(jìn)行預(yù)處理，直接使用需要的文件，只對需要的部分進(jìn)行讀取。    $fseek，文件定位，可以從任意點對文件進(jìn)行操作；    $fscanf，對文件一行進(jìn)行讀寫。    下面是一些常見的應(yīng)用：    1、讀寫文件timescale 1 ns/1 nsmodule FileIO_tb;integer fp_r, fp_w, cnt;

45、reg 7:0 reg1, reg2, reg3;initial begin  fp_r = $fopen("data_in.txt", "r");  fp_w = $fopen("data_out.txt", "w");    while(!$feof(fp_r) begin    cnt = $fscanf(fp_r, "%d %d %d", reg1, reg2, reg3);    $di

46、splay("%d %d %d", reg1, reg2, reg3);    $fwrite(fp_w, "%d %d %dn", reg3, reg2, reg1);  end    $fclose(fp_r);  $fclose(fp_w);endendmodule    2、integer file, char;reg eof; initial begin   file = $fopenr("myfile.txt&qu

47、ot;);   eof = 0;   while (eof = 0) begin       char = $fgetc(file);       eof = $feof (file);       $display ("%s", char);    endend    3、文件處理定位define SEEK_SET 0define SEEK_CU

48、R 1define SEEK_END 2integer file, offset, position, r;r = $fseek(file, 0, SEEK_SET); /* Beginning */r = $fseek(file, 0, SEEK_CUR); /* No effect */r = $fseek(file, 0, SEEK_END); /* End of file */r = $fseek(file, position, SEEK_SET); /* Previous loc */    4、integer r, file, start, count

49、;reg 15:0 mem0:10, r16;r = $fread(file, mem0, start, count);r = $fread(file, r16);    5、integer file, position;position = $ftell(file);   6、integer file, r, a, b;reg 80*8:1 string;file = $fopenw("output.log");r = $sformat(string, "Formatted %d %x", a, b);

50、r = $sprintf(string, "Formatted %d %x", a, b);r = $fprintf(file, "Formatted %d %x", a, b);   7、integer file, r;file = $fopenw("output.log");r = $fflush(file);    8、/ This is a pattern file - read_pattern.pat / time bin dec hex10: 001 1 120.0: 01

51、0 20 02050.02: 111 5 FFF62.345: 100 4 DEADBEEF75.789: XXX 2 ZzZzZzZztimescale 1ns / 10 psdefine EOF 32'hFFFF_FFFFdefine NULL 0define MAX_LINE_LENGTH 1000module read_pattern;integer file, c, r;reg 3:0 bin;reg 31:0 dec, hex;real real_time;reg 8*MAX_LINE_LENGTH:0 line; /* Line of text read from fil

52、e */initial    begin : file_block    $timeformat(-9, 3, "ns", 6);    $display("time bin decimal hex");    file = $fopenr("read_pattern.pat");    if (file = NULL) / If error opening file 

53、0;      disable file_block; / Just quit    c = $fgetc(file);    while (c != EOF)        begin        /* Check the first character for comment */     &

54、#160;  if (c = "/")            r = $fgets(line, MAX_LINE_LENGTH, file);        else            begin      

55、0;     / Push the character back to the file then read the next time            r = $ungetc(c, file);            r = $fscanf(file," %f:n", real_time); 

56、0;          / Wait until the absolute time in the file, then read stimulus            if ($realtime > real_time)              &

57、#160; $display("Error - absolute time in file is out of order - %t",                        real_time);            

58、    else                    #(real_time - $realtime)                       

59、 r = $fscanf(file," %b %d %hn",bin,dec,hex);                end / if c else            c = $fgetc(file);        end / while n

60、ot EOF    r = $fcloser(file);    end / initial/ Display changes to the signalsalways (bin or dec or hex)    $display("%t %b %d %h", $realtime, bin, dec, hex);endmodule / read_pattern    9、自動比較輸出結(jié)果define EOF 32'hFFFF_FFFFdefine NULL 0define MAX_