iic協(xié)議,飛利浦

1、竭誠(chéng)為您提供優(yōu)質(zhì)文檔 /雙擊可除第 1 頁共 23 頁iic協(xié)議,飛利浦篇一：iic 總線協(xié)議iic 總線協(xié)議i2c 協(xié)議是單片機(jī)與其它芯片常用的通訊協(xié)議，由于只 需要兩根線，所以很好使用。1.i2c 總線的特點(diǎn)(1) 只要求兩條總線線路一條串行數(shù)據(jù)線sda 條串行時(shí)鐘線 scl(2) 每個(gè)連接到總線的器件都可以通過唯一的地址和一 直存在的簡(jiǎn)單的主機(jī)/從機(jī)關(guān)系軟件設(shè)定地址；主機(jī)可以作 為主發(fā)送器或主機(jī)接收器(3) 它是一個(gè)真正的多主機(jī)總線，如果兩個(gè)或更多主機(jī) 同時(shí)初始化數(shù)據(jù)傳輸可以通過沖突檢測(cè)和仲裁防止數(shù)據(jù)被 破壞(4) 串行的 8 位雙向數(shù)據(jù)傳輸位速率在標(biāo)準(zhǔn)模式下可達(dá)100kbit/s 快速

2、模式下可達(dá) 400kbit/s高速模式下可達(dá).4mbit/s(5)片上的濾波器可以濾去總線數(shù)據(jù)線上的毛刺波保證數(shù)據(jù)完整（6）連接到相同總線的 ic 數(shù)量只受到總線的最大電容400pF 限制i2c 協(xié)議總線信號(hào)時(shí)序分析1. 數(shù)據(jù)的有效性：sda 線上的數(shù)據(jù)必須在時(shí)鐘的高電平周期保持穩(wěn)定數(shù)據(jù)線的高或低電平狀態(tài)只有在scl 線的時(shí)鐘信號(hào)是低電平時(shí)才能改變。如圖 3.1i2c 總線的位傳輸所示。圖 1.i2c 總線的位傳輸2. 起始和停止條件當(dāng) scl 線是高電平時(shí)，sda 線從高電平向低電平切換，這個(gè)情況表示起始條件。當(dāng) scl 線是高電平時(shí)，sda 線由低電平向高電平切換表示停止條件。如圖 3.2

3、i2c 起始和停止條件所示。圖 3.2 起始和停止條件3. 總線空閑狀態(tài)sda 和 scl 兩條信號(hào)線都處于高電平，即總線上所有的器件都釋放總線，兩條信號(hào)線各自的上拉電阻把電平拉高；4. 數(shù)據(jù)傳輸與應(yīng)答信號(hào) ack發(fā)送到 sda 線上的數(shù)據(jù)必須是 8 位的。每次傳輸可以發(fā)送的數(shù)據(jù)不受限制。每個(gè)字節(jié)后必須在時(shí)鐘的第9 個(gè)脈沖期間釋放數(shù)據(jù)總線（sda 為高），由接收器發(fā)送一個(gè) ack（把數(shù)第 2 頁共 23 頁據(jù)總線的電平拉低）來表示數(shù)據(jù)成功接收。如圖3.3i2c 總線響應(yīng)。圖 3.3i2c 總線響應(yīng)首先傳輸?shù)氖菙?shù)據(jù)的最高位（msb）。如果從機(jī)要完成一 些其他功能后（例如一個(gè)內(nèi)部中斷服務(wù)程序）才能

4、接收或發(fā) 送下一個(gè)完整的數(shù)據(jù)字節(jié)，可以使時(shí)鐘scl 保持低電平迫使主機(jī)進(jìn)入等待狀態(tài)。當(dāng)從機(jī)準(zhǔn)備好接收下一個(gè)數(shù)據(jù)字節(jié)并釋 放時(shí)鐘線 scl 后，數(shù)據(jù)傳輸繼續(xù)。如圖3.4i2c 總線數(shù)據(jù)傳輸所示。圖 3.4i2c 總線數(shù)據(jù)傳輸4.地址格式數(shù)據(jù)的傳輸遵循如圖 4.1 完整的數(shù)據(jù)傳送所示，在起始 條件之后，發(fā)送一個(gè) 7 位的從機(jī)地址， 緊接著第 8 位是數(shù)據(jù) 方向 （R/w） ， 0-表示發(fā)送數(shù)據(jù) （寫） ，1-表示接收數(shù)據(jù)（讀）。 數(shù)據(jù)傳輸一般由主機(jī)產(chǎn)生的停止位（ p）終止。但是如果主 機(jī)仍希望在總線上通訊，它可以產(chǎn)生重復(fù)起始條件（sr），和尋址另一個(gè)從機(jī)，而不是首先產(chǎn)生一個(gè)停止條件。在這種 傳輸中

5、，可能有不同的讀/寫格式結(jié)合。如圖 3.5i2c 總線完 整的數(shù)據(jù)傳輸。圖 3.5i2c 總線完整的數(shù)據(jù)傳輸c 程序#include第 3 頁共 23 頁第4頁共 23 頁#defineuintunsignedint#defineucharunsignedchar sbitsda=p2A4;sbitscl=p2A5;ucharnackFlag;*voiddelay()延時(shí)_nop_()；_nop_()；_nop_();_nop_();_nop_();*voidstartiic()sda=1;啟動(dòng) iic 總線第5頁共 23 頁scl=1;delay();sda=O;delay();scl=0;

6、*voidstopiic()停止 iic 總線scl=1;delay();sda=1;delay();scl=0;*voidack_iic()主器件為發(fā)送方，主控器發(fā)送完數(shù)據(jù)后，主控器件等待從器件的應(yīng)答第6頁共 23 頁ucharerrtime=200;sda=1;scl=1;nackFlag=O;while(sda)errtime-;if(errtime=O)stopiic();nackFlag=1;return;scl=0;*voidsendiic(ucharnum)/主控器件發(fā)送數(shù)據(jù)到iic 總uchari;for(i=0;iscl=O;delay();sda=numscl=1;dela

7、y();num delay();*ucharreceiveiic(void)/ 主控器件接收 iic 總線傳來的數(shù)據(jù)uchari,datax=O;sda=1;for(i=0;idataxscl=0;delay();scl=1;第 7 頁共 23 頁第8頁共 23 頁delay(); datax|=sda;scl=0; returndatax;*voidsendackiic(void)/主器件為接收方，從器件發(fā)送完數(shù)據(jù)后，從器件等待主器件的應(yīng)答信號(hào)sda=0;delay();scl=1;delay();scl=0;下一貼iic 總線協(xié)議，at24c08 儲(chǔ)存器iic 總線(interintegr

8、atedcircuitbus):是 philips公司推出的串行總線標(biāo)準(zhǔn)(為二線制)。總線上擴(kuò)展的外圍器件及外設(shè)接口通過總線尋址，是具備總線仲裁和高低速設(shè)備同步等功能的高性能多主機(jī)總線。i2c 總線工作原理串行數(shù)據(jù)線 sda 和串行時(shí)鐘線 scl 構(gòu)成的，可發(fā)送和接收數(shù)據(jù)。篇二：iic 協(xié)議使用iic 協(xié)議使用i2c 總線串行接口應(yīng)用設(shè)計(jì)i2c 是一種較為常用的串行接口標(biāo)準(zhǔn)，具有協(xié)議完善、支持芯片較多和占用 i/o 線少等優(yōu)點(diǎn)。 i2c 總線是 philips 公司為有效實(shí)現(xiàn)電子器件之間的控制而開發(fā)的一種簡(jiǎn)單的 雙向兩線總線。現(xiàn)在，i2c 總線已經(jīng)成為一個(gè)國(guó)際標(biāo)準(zhǔn)，在 超過 100 種不同的

9、ic 集成電路上實(shí)現(xiàn)，得到超過50 家公司的許可，應(yīng)用涉及家電、通信、控制等眾多領(lǐng)域，特別是在 aRm 嵌入式系統(tǒng)開發(fā)中得到廣泛應(yīng)用。1 實(shí)例說明本實(shí)例介紹 i2c 總線接口在 aRm 中的應(yīng)用，以及它在 aRm平臺(tái)中的 i/o 交互拓展能力。在 aRm 嵌入式系統(tǒng)開發(fā)中，系統(tǒng)和外圍設(shè)備的信息交換 能力非常重要。傳統(tǒng)的方式多采用地址和數(shù)據(jù)總線來完成， 但是由于嵌入式系統(tǒng)總線資源的限制，利用有限的i/o 接口和足夠的通信速度來擴(kuò)展多功能的外圍器件就顯得十分必 要。i2c 總線正好可以滿足這一嵌入式系統(tǒng)設(shè)計(jì)的需要。在第10頁共 23 頁第 9 頁共 23 頁 嵌入式系統(tǒng)中應(yīng)用 i2c 總線，可以在

10、很大程度上簡(jiǎn)化系統(tǒng)結(jié) 構(gòu)，模塊化系統(tǒng)電路，而 i2c 總線上各節(jié)點(diǎn)獨(dú)立的電氣特性 也可以使整個(gè)系統(tǒng)具有最大的靈活性。2i2c 設(shè)計(jì)原理2.112g 主從模式i2c 采用兩根 i/o 線：一根時(shí)鐘線（scl 串行時(shí)鐘線）， 一根數(shù)據(jù)線（sda串行數(shù)據(jù)線），實(shí)現(xiàn)全雙工的同步數(shù)據(jù)通信。 i2c 總線通過 scl/sda 兩根線使掛接到總線上的器件相互進(jìn) 行信息傳遞。aRm 通過尋址來識(shí)別總線上的存儲(chǔ)器、led 驅(qū)動(dòng)器、i/o擴(kuò)展芯片及其他 i2c 總線器件，省去了每個(gè)器件的片選線， 因而使整個(gè)系統(tǒng)的連接極其簡(jiǎn)潔。總線上的設(shè)備分為主設(shè)備 （aRm 處理器）和從設(shè)備兩種，總線支持多主設(shè)備，是一個(gè)多 主總

11、線，即它可以由多個(gè)連接的器件控制。典型的系統(tǒng)構(gòu)建 如圖 15-1 所示。每一次i2c總線傳輸都由主設(shè)備產(chǎn)生一個(gè)起始信號(hào)， 采 用同步串行傳送數(shù)據(jù)，數(shù)據(jù)接收方每接收一個(gè)字節(jié)數(shù)據(jù)后都 回應(yīng)一個(gè)應(yīng)答信號(hào)。一次 i2c 總線傳輸傳送的字節(jié)數(shù)不受限 制，主設(shè)備通過產(chǎn)生停止信號(hào)來終結(jié)總線傳輸。數(shù)據(jù)從最高 位開始傳送，數(shù)據(jù)在時(shí)鐘信號(hào)高電平時(shí)有效。通信雙方都可 以通過拉低時(shí)鐘線來暫停該次通信。2.2i2c 工作原理sda 和 scl 都是雙向線路，各通過一個(gè)電流源或上拉電 阻連接到正的電源電壓。當(dāng)總線空閑時(shí)這兩條線路都是高電 平，連接到總線的器件輸出必須是漏極開路或集電極開路才 能執(zhí)行線與的功能。i2c 總線

12、上數(shù)據(jù)的傳輸速率在標(biāo)準(zhǔn)模式 下可達(dá) 100kb/s，在快速模式下可達(dá) 400kb/s，在高速模式 下可達(dá) 3.4mb/so連接到總線的接口數(shù)量由總線電容是400pF的限制決定。第11頁共 23 頁圖 15-2(a)顯示了 i2c 總線上的數(shù)據(jù)穩(wěn)定規(guī)則，scl 為 高電平時(shí) sda 上的數(shù)據(jù)保持穩(wěn)定，scl 為低電平時(shí)允許 sda 變化。如果 scl 處于高電平時(shí)，sda 上產(chǎn)生下降沿，則認(rèn)為 是起始位，sda 上的上升沿認(rèn)為是停止位。通信速率分為常 規(guī)模式(時(shí)鐘頻率 100khz)和快速模式(時(shí)鐘頻率 400khz)。 同一總線上可以連接多個(gè)帶有i2c 接口的器件，每個(gè)器件都有一個(gè)唯一的地址，

13、既可以是單接收的器件，也可以是能夠 接收發(fā)送的器件。圖 15-2(b)顯示了 i2c 總線的起始位和停止位。每次數(shù)據(jù)傳輸都是以一個(gè)起始位開始，而以停止位結(jié)束。 傳輸?shù)淖止?jié)數(shù)由aRm 控制和決定，沒有限制。最高有效位將 首先被傳輸，接收方收到第8 位數(shù)據(jù)后會(huì)發(fā)出應(yīng)答位。數(shù)據(jù)傳輸通常分為兩種：主設(shè)備發(fā)送從設(shè)備接收和從設(shè)備發(fā)送主 設(shè)備接收。這兩種模式都需要主機(jī)發(fā)送起始位和停止位，應(yīng) 答位由接收方產(chǎn)生。從設(shè)備地址一般是1 或 2 個(gè)字節(jié)，用于區(qū)分連接在同一 i2c 上的不同器件。3i2c 硬件電路設(shè)計(jì)3.1i2c 串口存儲(chǔ)器在嵌入式系統(tǒng)中會(huì)用到各種帶i2c 接口的芯片，這里以i2c 串口存儲(chǔ)器 csl24wc256 為例，說明 i2c 電路在 aRm 嵌入 式系統(tǒng)中的應(yīng)用。csl24wc256 是美國(guó) callalxst公司的一款芯片，是一個(gè)256k 位支持 i2c 總線數(shù)據(jù)傳送協(xié)議的串行 cmos 串口存儲(chǔ)器， 可用電擦除，可編程自定時(shí)寫周期（包括自動(dòng)擦除時(shí)間不超過 10ms,典型時(shí)間為 5ms），具有 64 字節(jié)數(shù)據(jù)的頁面寫能力。串行存儲(chǔ)器一般具有兩種寫入方式， 一種是字節(jié)寫入方式，另一種是頁寫入方式。允許在一個(gè)寫周期內(nèi)同時(shí)對(duì)1 個(gè)字