iic協(xié)議,飛利浦

1、竭誠為您提供優(yōu)質文檔 /雙擊可除第 1 頁共 23 頁iic協(xié)議,飛利浦篇一：iic 總線協(xié)議iic 總線協(xié)議i2c 協(xié)議是單片機與其它芯片常用的通訊協(xié)議，由于只 需要兩根線，所以很好使用。1.i2c 總線的特點(1) 只要求兩條總線線路一條串行數(shù)據(jù)線sda 條串行時鐘線 scl(2) 每個連接到總線的器件都可以通過唯一的地址和一 直存在的簡單的主機/從機關系軟件設定地址；主機可以作 為主發(fā)送器或主機接收器(3) 它是一個真正的多主機總線，如果兩個或更多主機 同時初始化數(shù)據(jù)傳輸可以通過沖突檢測和仲裁防止數(shù)據(jù)被 破壞(4) 串行的 8 位雙向數(shù)據(jù)傳輸位速率在標準模式下可達100kbit/s 快速

2、模式下可達 400kbit/s高速模式下可達.4mbit/s(5)片上的濾波器可以濾去總線數(shù)據(jù)線上的毛刺波保證數(shù)據(jù)完整（6）連接到相同總線的 ic 數(shù)量只受到總線的最大電容400pF 限制i2c 協(xié)議總線信號時序分析1. 數(shù)據(jù)的有效性：sda 線上的數(shù)據(jù)必須在時鐘的高電平周期保持穩(wěn)定數(shù)據(jù)線的高或低電平狀態(tài)只有在scl 線的時鐘信號是低電平時才能改變。如圖 3.1i2c 總線的位傳輸所示。圖 1.i2c 總線的位傳輸2. 起始和停止條件當 scl 線是高電平時，sda 線從高電平向低電平切換，這個情況表示起始條件。當 scl 線是高電平時，sda 線由低電平向高電平切換表示停止條件。如圖 3.2

3、i2c 起始和停止條件所示。圖 3.2 起始和停止條件3. 總線空閑狀態(tài)sda 和 scl 兩條信號線都處于高電平，即總線上所有的器件都釋放總線，兩條信號線各自的上拉電阻把電平拉高；4. 數(shù)據(jù)傳輸與應答信號 ack發(fā)送到 sda 線上的數(shù)據(jù)必須是 8 位的。每次傳輸可以發(fā)送的數(shù)據(jù)不受限制。每個字節(jié)后必須在時鐘的第9 個脈沖期間釋放數(shù)據(jù)總線（sda 為高），由接收器發(fā)送一個 ack（把數(shù)第 2 頁共 23 頁據(jù)總線的電平拉低）來表示數(shù)據(jù)成功接收。如圖3.3i2c 總線響應。圖 3.3i2c 總線響應首先傳輸?shù)氖菙?shù)據(jù)的最高位（msb）。如果從機要完成一 些其他功能后（例如一個內(nèi)部中斷服務程序）才能

4、接收或發(fā) 送下一個完整的數(shù)據(jù)字節(jié)，可以使時鐘scl 保持低電平迫使主機進入等待狀態(tài)。當從機準備好接收下一個數(shù)據(jù)字節(jié)并釋 放時鐘線 scl 后，數(shù)據(jù)傳輸繼續(xù)。如圖3.4i2c 總線數(shù)據(jù)傳輸所示。圖 3.4i2c 總線數(shù)據(jù)傳輸4.地址格式數(shù)據(jù)的傳輸遵循如圖 4.1 完整的數(shù)據(jù)傳送所示，在起始 條件之后，發(fā)送一個 7 位的從機地址， 緊接著第 8 位是數(shù)據(jù) 方向 （R/w） ， 0-表示發(fā)送數(shù)據(jù) （寫） ，1-表示接收數(shù)據(jù)（讀）。 數(shù)據(jù)傳輸一般由主機產(chǎn)生的停止位（ p）終止。但是如果主 機仍希望在總線上通訊，它可以產(chǎn)生重復起始條件（sr），和尋址另一個從機，而不是首先產(chǎn)生一個停止條件。在這種 傳輸中

5、，可能有不同的讀/寫格式結合。如圖 3.5i2c 總線完 整的數(shù)據(jù)傳輸。圖 3.5i2c 總線完整的數(shù)據(jù)傳輸c 程序#include第 3 頁共 23 頁第4頁共 23 頁#defineuintunsignedint#defineucharunsignedchar sbitsda=p2A4;sbitscl=p2A5;ucharnackFlag;*voiddelay()延時_nop_()；_nop_()；_nop_();_nop_();_nop_();*voidstartiic()sda=1;啟動 iic 總線第5頁共 23 頁scl=1;delay();sda=O;delay();scl=0;

6、*voidstopiic()停止 iic 總線scl=1;delay();sda=1;delay();scl=0;*voidack_iic()主器件為發(fā)送方，主控器發(fā)送完數(shù)據(jù)后，主控器件等待從器件的應答第6頁共 23 頁ucharerrtime=200;sda=1;scl=1;nackFlag=O;while(sda)errtime-;if(errtime=O)stopiic();nackFlag=1;return;scl=0;*voidsendiic(ucharnum)/主控器件發(fā)送數(shù)據(jù)到iic 總uchari;for(i=0;iscl=O;delay();sda=numscl=1;dela

7、y();num delay();*ucharreceiveiic(void)/ 主控器件接收 iic 總線傳來的數(shù)據(jù)uchari,datax=O;sda=1;for(i=0;idataxscl=0;delay();scl=1;第 7 頁共 23 頁第8頁共 23 頁delay(); datax|=sda;scl=0; returndatax;*voidsendackiic(void)/主器件為接收方，從器件發(fā)送完數(shù)據(jù)后，從器件等待主器件的應答信號sda=0;delay();scl=1;delay();scl=0;下一貼iic 總線協(xié)議，at24c08 儲存器iic 總線(interintegr

8、atedcircuitbus):是 philips公司推出的串行總線標準(為二線制)。總線上擴展的外圍器件及外設接口通過總線尋址，是具備總線仲裁和高低速設備同步等功能的高性能多主機總線。i2c 總線工作原理串行數(shù)據(jù)線 sda 和串行時鐘線 scl 構成的，可發(fā)送和接收數(shù)據(jù)。篇二：iic 協(xié)議使用iic 協(xié)議使用i2c 總線串行接口應用設計i2c 是一種較為常用的串行接口標準，具有協(xié)議完善、支持芯片較多和占用 i/o 線少等優(yōu)點。 i2c 總線是 philips 公司為有效實現(xiàn)電子器件之間的控制而開發(fā)的一種簡單的 雙向兩線總線?，F(xiàn)在，i2c 總線已經(jīng)成為一個國際標準，在 超過 100 種不同的

9、ic 集成電路上實現(xiàn)，得到超過50 家公司的許可，應用涉及家電、通信、控制等眾多領域，特別是在 aRm 嵌入式系統(tǒng)開發(fā)中得到廣泛應用。1 實例說明本實例介紹 i2c 總線接口在 aRm 中的應用，以及它在 aRm平臺中的 i/o 交互拓展能力。在 aRm 嵌入式系統(tǒng)開發(fā)中，系統(tǒng)和外圍設備的信息交換 能力非常重要。傳統(tǒng)的方式多采用地址和數(shù)據(jù)總線來完成， 但是由于嵌入式系統(tǒng)總線資源的限制，利用有限的i/o 接口和足夠的通信速度來擴展多功能的外圍器件就顯得十分必 要。i2c 總線正好可以滿足這一嵌入式系統(tǒng)設計的需要。在第10頁共 23 頁第 9 頁共 23 頁 嵌入式系統(tǒng)中應用 i2c 總線，可以在

10、很大程度上簡化系統(tǒng)結 構，模塊化系統(tǒng)電路，而 i2c 總線上各節(jié)點獨立的電氣特性 也可以使整個系統(tǒng)具有最大的靈活性。2i2c 設計原理2.112g 主從模式i2c 采用兩根 i/o 線：一根時鐘線（scl 串行時鐘線）， 一根數(shù)據(jù)線（sda串行數(shù)據(jù)線），實現(xiàn)全雙工的同步數(shù)據(jù)通信。 i2c 總線通過 scl/sda 兩根線使掛接到總線上的器件相互進 行信息傳遞。aRm 通過尋址來識別總線上的存儲器、led 驅動器、i/o擴展芯片及其他 i2c 總線器件，省去了每個器件的片選線， 因而使整個系統(tǒng)的連接極其簡潔?？偩€上的設備分為主設備 （aRm 處理器）和從設備兩種，總線支持多主設備，是一個多 主總

11、線，即它可以由多個連接的器件控制。典型的系統(tǒng)構建 如圖 15-1 所示。每一次i2c總線傳輸都由主設備產(chǎn)生一個起始信號， 采 用同步串行傳送數(shù)據(jù)，數(shù)據(jù)接收方每接收一個字節(jié)數(shù)據(jù)后都 回應一個應答信號。一次 i2c 總線傳輸傳送的字節(jié)數(shù)不受限 制，主設備通過產(chǎn)生停止信號來終結總線傳輸。數(shù)據(jù)從最高 位開始傳送，數(shù)據(jù)在時鐘信號高電平時有效。通信雙方都可 以通過拉低時鐘線來暫停該次通信。2.2i2c 工作原理sda 和 scl 都是雙向線路，各通過一個電流源或上拉電 阻連接到正的電源電壓。當總線空閑時這兩條線路都是高電 平，連接到總線的器件輸出必須是漏極開路或集電極開路才 能執(zhí)行線與的功能。i2c 總線

12、上數(shù)據(jù)的傳輸速率在標準模式 下可達 100kb/s，在快速模式下可達 400kb/s，在高速模式 下可達 3.4mb/so連接到總線的接口數(shù)量由總線電容是400pF的限制決定。第11頁共 23 頁圖 15-2(a)顯示了 i2c 總線上的數(shù)據(jù)穩(wěn)定規(guī)則，scl 為 高電平時 sda 上的數(shù)據(jù)保持穩(wěn)定，scl 為低電平時允許 sda 變化。如果 scl 處于高電平時，sda 上產(chǎn)生下降沿，則認為 是起始位，sda 上的上升沿認為是停止位。通信速率分為常 規(guī)模式(時鐘頻率 100khz)和快速模式(時鐘頻率 400khz)。 同一總線上可以連接多個帶有i2c 接口的器件，每個器件都有一個唯一的地址，

13、既可以是單接收的器件，也可以是能夠 接收發(fā)送的器件。圖 15-2(b)顯示了 i2c 總線的起始位和停止位。每次數(shù)據(jù)傳輸都是以一個起始位開始，而以停止位結束。 傳輸?shù)淖止?jié)數(shù)由aRm 控制和決定，沒有限制。最高有效位將 首先被傳輸，接收方收到第8 位數(shù)據(jù)后會發(fā)出應答位。數(shù)據(jù)傳輸通常分為兩種：主設備發(fā)送從設備接收和從設備發(fā)送主 設備接收。這兩種模式都需要主機發(fā)送起始位和停止位，應 答位由接收方產(chǎn)生。從設備地址一般是1 或 2 個字節(jié)，用于區(qū)分連接在同一 i2c 上的不同器件。3i2c 硬件電路設計3.1i2c 串口存儲器在嵌入式系統(tǒng)中會用到各種帶i2c 接口的芯片，這里以i2c 串口存儲器 csl24wc256 為例，說明 i2c 電路在 aRm 嵌入 式系統(tǒng)中的應用。csl24wc256 是美國 callalxst公司的一款芯片，是一個256k 位支持 i2c 總線數(shù)據(jù)傳送協(xié)議的串行 cmos 串口存儲器， 可用電擦除，可編程自定時寫周期（包括自動擦除時間不超過 10ms,典型時間為 5ms），具有 64 字節(jié)數(shù)據(jù)的頁面寫能力。串行存儲器一般具有兩種寫入方式， 一種是字節(jié)寫入方式，另一種是頁寫入方式。允許在一個寫周期內(nèi)同時對1 個字