EDA技術(shù)及其應(yīng)用

1、EDAEDA技術(shù)及其應(yīng)用技術(shù)及其應(yīng)用第第1 1章章 概概 述述1.1 EDA1.1 EDA技術(shù)技術(shù) o EDA (Electronic Design Automation) EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL (Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子

2、線路系統(tǒng)功能。仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。 1.1 EDA1.1 EDA技術(shù)技術(shù) o EDA技術(shù)發(fā)展階段技術(shù)發(fā)展階段 21世紀(jì)后世紀(jì)后 在在FPGA上實(shí)現(xiàn)上實(shí)現(xiàn)DSP應(yīng)用應(yīng)用 20世紀(jì)世紀(jì)70年代年代 MOS工藝已得到廣泛的應(yīng)用工藝已得到廣泛的應(yīng)用 20世紀(jì)世紀(jì)80年代年代 集成電路設(shè)計(jì)進(jìn)入了集成電路設(shè)計(jì)進(jìn)入了CMOS(互補(bǔ)場(chǎng)效應(yīng)管互補(bǔ)場(chǎng)效應(yīng)管)時(shí)代時(shí)代 20世紀(jì)世紀(jì)90年代年代 EDA技術(shù)推向成熟和實(shí)用技術(shù)推向成熟和實(shí)用 在一片在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的嵌入式系統(tǒng)中實(shí)

3、現(xiàn)一個(gè)完備的嵌入式系統(tǒng) EDA軟件不斷推出軟件不斷推出 EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容 基于基于EDA的用于的用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊核模塊 軟硬軟硬IP(Intellectual Property)核廣泛應(yīng)用核廣泛應(yīng)用 SoC高效低成本設(shè)計(jì)技術(shù)的成熟高效低成本設(shè)計(jì)技術(shù)的成熟 系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言的出現(xiàn)，使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言的出現(xiàn)，使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單 1.2 EDA1.2 EDA技

4、術(shù)應(yīng)用對(duì)象技術(shù)應(yīng)用對(duì)象 全定制或半定制全定制或半定制ASIC FPGA/CPLD（或稱可編程（或稱可編程ASIC）開(kāi)發(fā)應(yīng)用）開(kāi)發(fā)應(yīng)用 ASIC的設(shè)計(jì)和實(shí)現(xiàn)的設(shè)計(jì)和實(shí)現(xiàn) 1. 大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件 2. 半定制或全定制半定制或全定制ASIC門(mén)陣列門(mén)陣列ASIC標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元ASIC 全定制芯片全定制芯片 3. 混合混合ASIC 1.3 VHDL1.3 VHDL VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog 、SystemC等等 HDLVHDL-VHSIC(Very High Speed Integrated Circuit)Hardwar

5、e Description Language VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。性。 VHDL具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。計(jì)方面，表

6、現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。 1.4 EDA1.4 EDA的優(yōu)勢(shì)的優(yōu)勢(shì) 手工設(shè)計(jì)方法手工設(shè)計(jì)方法 復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；難； 無(wú)法進(jìn)行硬件系統(tǒng)仿真，若某無(wú)法進(jìn)行硬件系統(tǒng)仿真，若某一過(guò)程存在錯(cuò)誤，查找和修改十一過(guò)程存在錯(cuò)誤，查找和修改十分不便；分不便； 設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管理；易管理； 對(duì)于對(duì)于IC設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差；此可移植性差； 只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)；片后才能進(jìn)行實(shí)測(cè)； EDA技術(shù)技術(shù)

7、計(jì)算機(jī)模擬驗(yàn)證，縮短設(shè)計(jì)周期計(jì)算機(jī)模擬驗(yàn)證，縮短設(shè)計(jì)周期 ； 各類庫(kù)的支持各類庫(kù)的支持 ； 極大地簡(jiǎn)化設(shè)計(jì)文檔的管理極大地簡(jiǎn)化設(shè)計(jì)文檔的管理 ； 最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能是最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù) ； 設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制于人之虞于人之虞 ； 良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證發(fā)提供了可靠的保證 ； 能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中下的設(shè)計(jì)方案中 ； 系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)系

8、統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。硬件系統(tǒng)進(jìn)行完整的測(cè)試。 1.5 1.5 面向面向FPGAFPGA的的EDAEDA開(kāi)發(fā)流程開(kāi)發(fā)流程圖圖1-1 FPGA的的EDA開(kāi)發(fā)流程開(kāi)發(fā)流程 1.5 1.5 面向面向FPGAFPGA的的EDAEDA開(kāi)發(fā)流程開(kāi)發(fā)流程1. 圖形輸入圖形輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入 原理圖輸入原理圖輸入 2. 硬件描述語(yǔ)言文本輸入硬件描述語(yǔ)言文本輸入 將使用了某種硬件描述語(yǔ)言將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如的電路設(shè)計(jì)文本，如VHDL或或Verilog的源程序，進(jìn)行編輯輸入。的源程序，進(jìn)行編輯輸入。 1.5 1.5 面向

9、面向FPGAFPGA的的EDAEDA開(kāi)發(fā)流程開(kāi)發(fā)流程 將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過(guò)程。體實(shí)現(xiàn)的模塊組合裝配而成的過(guò)程。 自然語(yǔ)言綜合自然語(yǔ)言綜合 自然語(yǔ)言表述自然語(yǔ)言表述VHDL語(yǔ)言算法表述語(yǔ)言算法表述 行為綜合行為綜合算法表述算法表述寄存器傳輸級(jí)表述寄存器傳輸級(jí)表述邏輯綜合邏輯綜合RTL級(jí)表述級(jí)表述邏輯門(mén)邏輯門(mén)(觸發(fā)器觸發(fā)器)表述表述結(jié)構(gòu)綜合結(jié)構(gòu)綜合 FPGA的配置網(wǎng)表文件的配置網(wǎng)表文件 版圖綜合版圖綜合邏輯門(mén)表述邏輯門(mén)表述版圖表述版圖表述(ASIC設(shè)計(jì)設(shè)計(jì))1.5 1.5 面向面向FPG

10、AFPGA的的EDAEDA開(kāi)發(fā)流程開(kāi)發(fā)流程 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的格式的文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。 在編程下載前必須利用在編程下載前必須利用EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試 仿真仿真 時(shí)序仿真時(shí)序仿真 功能仿真功能仿真 1.6 PLD1.6 PLD

11、集成度集成度 低集成度芯片低集成度芯片 高集成度芯片高集成度芯片 可編程邏輯器件可編程邏輯器件 乘積項(xiàng)結(jié)構(gòu)器件乘積項(xiàng)結(jié)構(gòu)器件 查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件 編程工藝編程工藝 熔絲熔絲(Fuse)型器件型器件 反熔絲反熔絲(Anti-fuse)型器件型器件 EPROM型型 EEPROM型型 SRAM型型 Flash型型 1.6 PLD1.6 PLD 圖圖1-2 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖1-3 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖1-4 PLD中與陣列表示中與陣列表示 圖圖1-5 PLD中或陣列的表示中或陣列的表示 圖圖1-6 陣列線連接表示陣列線連接表示 1.6 PLD1.6 PLD 圖

12、圖1-7 PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F1010AACAAS1.6 PLD1.6 PLD 圖圖1-8 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F01110100AAFAAAAF1.6 PLD1.6 PLD GAL的的OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等，用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等，為邏輯電路設(shè)計(jì)提供了極大的靈活性。由于

13、具有結(jié)構(gòu)重構(gòu)和輸出為邏輯電路設(shè)計(jì)提供了極大的靈活性。由于具有結(jié)構(gòu)重構(gòu)和輸出端的任何功能均可移到另一輸出引腳上的功能，在一定程度上，端的任何功能均可移到另一輸出引腳上的功能，在一定程度上，簡(jiǎn)化了電路板的布局布線，使系統(tǒng)的可靠性進(jìn)一步地提高。簡(jiǎn)化了電路板的布局布線，使系統(tǒng)的可靠性進(jìn)一步地提高。GAL的出現(xiàn)是復(fù)雜的出現(xiàn)是復(fù)雜PLD的里程碑。的里程碑。 1.7 CPLD1.7 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖1-9 MAX7000系列的單個(gè)邏輯宏單元結(jié)構(gòu)系列的單個(gè)邏輯宏單元結(jié)構(gòu) 1.7 CPLD1.7 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖1-10 MAX7128S的結(jié)構(gòu)

14、的結(jié)構(gòu) 對(duì)于每個(gè)對(duì)于每個(gè)LAB，輸入，輸入信號(hào)來(lái)自信號(hào)來(lái)自3部分：部分：（1）來(lái)自作為通用邏輯輸）來(lái)自作為通用邏輯輸入的入的PIA的的36個(gè)信號(hào)；個(gè)信號(hào)；（2）來(lái)自全局控制信號(hào)，）來(lái)自全局控制信號(hào)，用于寄存器輔助功能；用于寄存器輔助功能；（3）從）從I/O引腳到寄存器引腳到寄存器的直接輸入通道。的直接輸入通道。 1.7 CPLD1.7 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 邏輯宏單元邏輯宏單元 邏輯陣列邏輯陣列乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作：每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作： 全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)。 全局時(shí)

15、鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 1.7 CPLD1.7 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖1-11 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 1.7 CPLD1.7 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖1-12 EPM7128S器件的器件的I/O控制塊控制塊 1.8 FPGA1.8 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖1-13 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出0000010100000101161RAM輸入A輸入B輸

16、入C輸入D查找表輸出多路選擇器圖圖1-14 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) 圖圖1-15 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 1.8 FPGA1.8 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖1-16 Cyclone LE普通模式普通模式 1.8 FPGA1.8 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖1-17 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 在在Cyclone器件里面存在器件里面存在大量大量LAB圖圖1-17所示的所示的LE排列成排列成LAB陣列構(gòu)成了陣列構(gòu)成了Cyclone FPGA豐富的編程資源。豐富的編程資源。 1.8 FPGA1.8 FPGA的結(jié)構(gòu)與工作原理的結(jié)

17、構(gòu)與工作原理 圖圖1-18 LAB陣列陣列 1.9 1.9 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 在設(shè)計(jì)時(shí)加入用于測(cè)試的部分邏輯，即進(jìn)行可測(cè)性設(shè)計(jì)在設(shè)計(jì)時(shí)加入用于測(cè)試的部分邏輯，即進(jìn)行可測(cè)性設(shè)計(jì)(DFT，Design For Test)，在設(shè)計(jì)完成后用來(lái)測(cè)試關(guān)鍵邏輯。，在設(shè)計(jì)完成后用來(lái)測(cè)試關(guān)鍵邏輯。 在在ASIC設(shè)計(jì)中的掃描寄存器，是可測(cè)性設(shè)計(jì)的一種，原理是設(shè)計(jì)中的掃描寄存器，是可測(cè)性設(shè)計(jì)的一種，原理是把把ASIC中關(guān)鍵邏輯部分的普通寄存器用測(cè)試掃描寄存器來(lái)代替，中關(guān)鍵邏輯部分的普通寄存器用測(cè)試掃描寄存器來(lái)代替，在測(cè)試中可以動(dòng)態(tài)地測(cè)試、分析設(shè)計(jì)其中寄存器所處的狀態(tài)，甚至在測(cè)試中可以動(dòng)態(tài)地測(cè)試、分析設(shè)計(jì)其中

18、寄存器所處的狀態(tài)，甚至對(duì)某個(gè)寄存器加以激勵(lì)信號(hào)，改變?cè)摷拇嫫鞯臓顟B(tài)。對(duì)某個(gè)寄存器加以激勵(lì)信號(hào)，改變?cè)摷拇嫫鞯臓顟B(tài)。 1.9 1.9 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 表表1-1 邊界掃描邊界掃描IO引腳功能引腳功能 引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿的上升沿移入。移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿的下降沿移出。如果數(shù)據(jù)沒(méi)

19、有被移出時(shí)，該引腳處于高阻態(tài)。移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來(lái)之前穩(wěn)定。的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位

20、邊界掃描電路(在在IEEE規(guī)范中，該引腳規(guī)范中，該引腳可選可選)。1.10 FPGA/CPLD1.10 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2. ACEX系列系列FPGA Altera專門(mén)為通信專門(mén)為通信(如如xDSL調(diào)制解調(diào)器、路由器等調(diào)制解調(diào)器、路由器等)、音頻處理及、音頻處理及其他一些場(chǎng)合的應(yīng)用而推出的芯片系列。其他一些場(chǎng)合的應(yīng)用而推出的芯片系列。 3. MAX系列系列CPLD 4. Cyclone系列系列FPGA低成本低成本FPGA 5. Cyclone II系列系列FPGA 1.10 FPGA/CPLD1.10 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 1. Stratix II 系列系列

21、FPGA Stratix II提供了高速提供了高速I(mǎi)/O信號(hào)和接口：信號(hào)和接口： 專用串行專用串行/解串（解串（SERDES）電路。）電路。 動(dòng)態(tài)相位調(diào)整（動(dòng)態(tài)相位調(diào)整（DPA）電路。）電路。 支持差分支持差分I/O信號(hào)電平，包括信號(hào)電平，包括HyperTransport、LVDS、LVPECL及差分及差分SSTL和和HSTL。 提供外部存儲(chǔ)器接口。提供外部存儲(chǔ)器接口。 1.10 FPGA/CPLD1.10 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 3. XC

22、9500 & XC9500XL系列系列CPLD 1.11 1.11 編程與配置編程與配置 目前常見(jiàn)的大規(guī)?？删幊踢壿嬈骷木幊坦に囉腥N：目前常見(jiàn)的大規(guī)模可編程邏輯器件的編程工藝有三種： 1基于電可擦除存儲(chǔ)單元的基于電可擦除存儲(chǔ)單元的EEPROM或或Flash技術(shù)。技術(shù)。 2基于基于SRAM查找表的編程單元。查找表的編程單元。 3基于反熔絲編程單元?；诜慈劢z編程單元。 1.12 FPGA1.12 FPGA配置器件配置器件 主動(dòng)配置方式主動(dòng)配置方式 由由FPGA器件引導(dǎo)配置操作過(guò)程，它控器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程制著外部存儲(chǔ)器和初始化過(guò)程 被動(dòng)配置方式被動(dòng)配置方式 由外部計(jì)算機(jī)或控制器控制