數(shù)字電路與邏輯設(shè)計實驗講義

1、數(shù)字電路與邏輯設(shè)計實驗講義實驗一 ttl集成邏輯門的邏輯功能與參數(shù)測試一、實驗?zāi)康?、學(xué)握ttl集成與非門的邏輯功能和主耍參數(shù)的測試方法。2、掌握ttl器件的使用規(guī)則。3、進一步熟悉數(shù)字電路實驗裝置的結(jié)構(gòu)、功能與使用方法。二、實驗原理用萬用表鑒別門電路質(zhì)量的方法：利用門的邏輯功能判斷，根據(jù)有關(guān)資料學(xué)握電路組件管腳排列, 尤其是電源的兩個腳。按資料規(guī)定的電源電壓值接好(5v±10%)o在對ttl與非門判斷時，輸入端全 懸空，即全“1”，則輸出端用萬用表測應(yīng)為0.4v以下，即邏輯“0”。若將其中一輸入端接地，輸出端應(yīng) 在3.6v左右(邏輯“1”)，此門為合格門。按國家標(biāo)準(zhǔn)的數(shù)據(jù)手冊所示電

2、參數(shù)進行測試：現(xiàn)以手冊11 74ls20與非門電參數(shù)規(guī)范為例，說明參 數(shù)規(guī)范值和測試條件,見表1.1。74ls20邏輯框圖、邏輯符號及引腳排列如圖1.1。表1.174ls20主要電參數(shù)規(guī)范參數(shù)名稱及符號規(guī)范值單位測試條件74ls20直流參數(shù)高電平輸出電壓voh>3.40vvcc-5v,輸入端v.=0.8v,輸出端低電平輸出電壓vol<030vvcc-5v,輸入端v/z=2.0v,輸出端尬=128m a最大輸入電壓時輸入電流h<1mavcc=5v,輸入端v/n=5v,輸出端空載高電平輸入電流hn<50navcc=5v,輸入端vm=2.4v,輸出端空載低電平輸入電流lll&

3、lt;1.4mavcc=5v,輸入端接地，輸出端空載高電平輸出時電源電流】cch<14mavcc=5v,輸入端接地，輸出端空載低電平輸出時電源電流】ccl<7mavcc=5v,輸入端懸空，輸出端空載扇出系數(shù)no48v同論川和c&tttta bcd765432（a）（c）圖1.174ls20邏輯框圖、邏輯符號及引腳排列1、與非門的邏輯功能當(dāng)輸入端小有一個或一個以上是低電平時，輸出為高電平；只有當(dāng)輸入端全部為高電平時，輸出端才是低電平。2、ttl與非門的主耍參數(shù)（1）空載導(dǎo)通電源電流/ccl （或?qū)?yīng)的空載導(dǎo)通功耗pon）與非門處于不同的工作狀態(tài)，電源提供的電流是不同的。/cc

4、l是指輸入端全部懸空（相當(dāng)于輸入全 1）,與非門處于導(dǎo)通狀態(tài)，輸出端空載時，電源提供的電流。將空載導(dǎo)通電源電流/ccl乘以電源電壓 就得到空載導(dǎo)通功耗pon，即pon= atclxvcc。測試方法，如圖1.2 （a）所示。測試條件：輸入端懸空，輸出空載，vcc=5vo通常對典型與非門要求pon <50mw,其典型值為三-1幾毫瓦。空載截止電源電流7cch （或?qū)?yīng)的空載截止功耗poff）九宀是指輸入端接低電平，輸出端開路時電源提供的電流。空載截止功耗p（）ff為空載截止電源電 流/ecu與電源電壓z積，即poff = /ccnxvcc。注意該片的另外一個門的輸入也要接地。測試方法，如圖1

5、.2 （b）所示。測試條件：vcc=5v, vin=0,空載。對典型與非門要求poff <25mwo通常人們希望器件的功耗越小越好，速度越快越好，但往往速度高的門電路功耗也較大。(2) 低電平輸入電流虹和高電平輸入電流/ihal是指輸入端接地輸出端空載時，由被測輸入端流出的電流值，乂稱低電平輸入短路電流，它是 與非門的一個重要參數(shù)，因為入端電流就是詢級門電路的負載電流，其大小直接影響麗級電路帶動的負 載個數(shù)，因此，希望位小些。測試方法，如圖1.3 (a)所示。測試條件：vcc=5v,被測某個輸入端通過電流表接地，其余各輸入端懸空，輸出空載。通常典型與非門的h為1.4ma。屆是指被測輸入端

6、接高電平，其余輸入接地，輸出端空載時流入輸入端的電流，一般較小免于測 試。(3) 扇出系數(shù)no扇出系數(shù)no是指輸出端最多能帶同類門的個數(shù)，它反映了與非門的最人負載能力。ttl與非門有 兩種不同性質(zhì)的負載，即灌電流負載和拉電流負載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)n°l和高 電平扇出系數(shù)n()h。通常則n()h>m)l，故常以n(兒作為門的扇出系數(shù)。扇出系數(shù)可用輸出為 低電平(0.4v)時的允許灌入的最大灌入負載電流/。喚與輸入短路電流alz比求得，即yvo=/omax/llo 般n>8,被認為合格。注意：測量時，/onwc最人不要超過20ma,以防止損壞器件。測試方法

7、，如圖1.4所示。(4) 電壓傳輸特性電壓傳輸特性是指輸出電壓隨輸入電壓變化的關(guān)系曲線1)0 =/(!),) o它能夠充分地顯示與非門的邏 輯關(guān)系，即：當(dāng)輸入5為低電平時，輸出為高電平；當(dāng)輸入u為高電平時，輸出u。為低電平，在u】 由低電平向高電平過渡的過程中，5也由高電平向低電平轉(zhuǎn)化。測試方法，如圖1.5所示。通常對典型ttl與非門電路要求v0h >3v(典型值為3.5v)、vol <0.35v、von = 1.4v. voff=1.0vo(5) 平均延遲時間丫兇將三個門電路接成振蕩器形式，測量振蕩周期t, tpd =- 三、實驗設(shè)備與器件1、dzx-1電子學(xué)綜合實驗裝置2、雙蹤

8、示波器3、74ls20四2輸入與非門四、實驗內(nèi)容在合適的位置選取一個14p插廉，按定位標(biāo)記插好74ls20集成塊。1、驗證ttl集成邏輯門74ls20的邏輯功能表1.2輸入輸出abcdy111101111011110111102、74ls20主要參數(shù)測試(1)kt=5vzxii加5v r&162&?45(a) %cl測試電路(b) /cch測試電路6 >-245(ma )1 /cclv圖1.2電源電流參數(shù)測試血=5v(a) h測試電路(b) /訕測試電路圖1.5電壓傳輸特性的測試電路is 1.3輸出電平和輸入電流參數(shù)測試表1.3【ccl( ma)<cch(ma)az

9、.(ma)厶 (ma)(ma)no圖14扇出系數(shù)m）的測試電路（2）電壓傳輸特性利用電位器調(diào)節(jié)被測輸入電壓，按農(nóng)14的耍求逐點測出輸出電壓,將結(jié)果記入表1.4 lb再根據(jù)實測數(shù)據(jù)繪出電壓傳輸特性曲線，從曲線上讀出von （標(biāo)準(zhǔn)輸出高電平）、vol （標(biāo)準(zhǔn)輸出低電平）、von （開門電平）和voff （關(guān)門電平）。表1.4電壓傳輸特性測試數(shù)據(jù)表ui(v)00.20.40.60.81.01.52.02.53.03.54.05(v)五、實驗報告及要求1、記錄、整理實驗結(jié)果，并對結(jié)果進行分析。2、計算出pon、poff及扇出系數(shù)no°3、畫出電壓傳輸特性曲線,并從曲線中讀出有關(guān)參數(shù)值。六、實

10、驗預(yù)習(xí)要求1、熟悉集成門電路的結(jié)構(gòu)和使用方法。2、了解ttl與非門主要參數(shù)的定義和意義。3、熟悉各測試電路，了解測試原理和方法。實驗二 集電極開路門及三態(tài)門電路的應(yīng)用一、實驗?zāi)康?、熟悉集電極開路0c門及三態(tài)ts門的邏輯功能和使用方法2、掌握三態(tài)門構(gòu)成總線的特點及方法3、掌握集電極負載電阻rl對0c門電路輸出的彫響二、實驗原理集電極開路門和三態(tài)輸出門電路是兩種特殊ttl f j電路（1）集電極開路門在數(shù)字系統(tǒng)屮，有時需要將兩個或兩個以上集成邏輯門的輸出端相連，從而實現(xiàn)輸出相與（線與）的 功能，這樣在使用門電路組合各種邏輯電路吋，可以很大程度地簡化電路。由丁推拉式輸出結(jié)構(gòu)的ttl 門電路不允許將

11、不同邏輯門的輸出端豈接并接使用，為使ttl門電路實現(xiàn)“線與”功能，常把電路中的 輸出級改為集電極開路結(jié)構(gòu)，簡稱oc （open collector）結(jié)構(gòu)。本實驗所用0c門為四2輸入與非門74ls03,電路結(jié)構(gòu)及引腳排列如圖2.1所示。.: 血 uw 4a 4b 4y 3a 3b 3yri r-2圖2. 1集電極開路與非門電路結(jié)構(gòu)及74ls03引腳排列從圖2.1可見，集電極開路門電路與推拉式輸出結(jié)構(gòu)的ttl門電路區(qū)別在于：當(dāng)輸出三極管t3管 截止時，0c門的輸出端y處于高阻狀態(tài)，而推拉式輸出結(jié)構(gòu)ttl f j的輸出為高電平。所以，實際應(yīng) 用時，若希望t3管截止時0c門也能輸出高電平，必須在輸出端

12、外接上拉電阻rl到電源ucco電阻 rl和電源ucc的數(shù)值選擇必須保證0c門輸出的高、低電平符合后級電路的邏輯要求，同時t3的灌 電流負載不能過大，以免造成0c門受損。假設(shè)將n個0c門的輸出端并聯(lián)“線at,負載是m個ttl與非門的輸入端，為了保證oc門的輸出電平符合邏輯要求，0c門外接上拉電阻rl的數(shù)值應(yīng)介于rlmax和rlmin所規(guī)定的范圍z內(nèi)。其中,上拉電阻最人值：rlmax nloh+miihi 上拉電阻最小值：r =_"mex/vamin*1 oemax 一加 1 ilrl值不能選得過大，否則oc門的輸出高電平可能小于uomin ;rl值也不可太小，否則oc門輸出低電平時的灌

13、電流可能超過最大允許的負載電流lolmax。式中，uohoc門輸出高電平uoloc門輸出低電平u負載電阻rl所接的外接電源電壓m接入電路的負載門輸入個數(shù)n“線與”輸出的oc門的個數(shù)m負載門的個數(shù)iih負載門高電平輸入電流iil負載門低電平輸入電流iolmaxoc門導(dǎo)通時輸出端允許的最大灌電流1ohoc門輸出截止時的漏電流oc門電路應(yīng)用的范圍廣泛，利用電路的“線與”特性，可以方便地實現(xiàn)某些特殊的邏輯功能，例如,把兩個以上oc結(jié)構(gòu)的與非門“線與”可完成“與或非啪勺邏輯功能，實現(xiàn)電平的轉(zhuǎn)換等任務(wù)。（2）三態(tài)輸岀門r-1hr1in°uc u.44a 4y 3ea 3y1413121110 9

14、 8'i74ls125ulr312345671en 1a 1y 2en 2a 2y gnd圖2. 2三態(tài)反相器電路結(jié)構(gòu)及74ls125引腳排列三態(tài)輸出門（簡稱三態(tài)門）的電路結(jié)構(gòu)是在普通門電路的基礎(chǔ)上附加控制電路構(gòu)成的。圖2.2 （a） 為三態(tài)門電路的結(jié)構(gòu)。本實驗采用的三態(tài)門74ls125三態(tài)輸出四總線同相緩沖器，圖2.2 （b）為74ls125的引腳排列圖, 表2.1為其功能表。表2三態(tài)門的功能表輸入輸出enay00011011從表2.1中可以看出,在三態(tài)使能端en的控制下,輸出端y有三種可能出現(xiàn)的狀態(tài),高阻態(tài)、關(guān) 態(tài)（高電平）、開態(tài)（低電平）。當(dāng)麗='t時，電路輸出y呈現(xiàn)高阻

15、狀態(tài)，當(dāng)en 時，實現(xiàn)y=a 的邏輯功能，即麗為低電平有效。在數(shù)字系統(tǒng)中，為了能在同一條線路上分時傳遞若干個門電路的輸出信號，減少各個單元電路z間 連線數(shù)冃，常采用總線結(jié)構(gòu)，如圖2.3所示三態(tài)門電路的主要應(yīng)川z就是實現(xiàn)總線傳輸，只要在工作時控制各個三態(tài)門的麗端輪流有效, 口在任何時刻僅有一個有效，就可以把al, a2, a3an信號分別輪流通過總線進行傳遞。d1en.d2en2d；en圖2. 3三態(tài)門實現(xiàn)總路線傳輸電路原理圖圖2.4 0c門實現(xiàn)“線”與邏輯屯路原理圖三、實驗設(shè)備與器材dzx-1 綜合實驗裝置、74ls03、74ls125、74ls20 或 74ls00四、實驗內(nèi)容與步驟1、oc

16、n應(yīng)用1）ttl集電極開路與非門74ls031負載電阻rl的確定按圖2.4連接實驗電路，用兩個電極開路與非門“線與”后驅(qū)動一個ttl與非門，負載電阻rl用一只200q電阻和100kq電位器串聯(lián)而成，川實驗方法確定rlmax和rlmin的阻值，并和理論計算值相 比較，填入表2.2中。表2.2負載電阻rl的測定負載電阻理論值（q）測量值（q）rlrlmax （0c輸出高電平）rlmin （一個0c輸岀低電平）2）驗證邏輯功能f =ab cd （rl調(diào)至合適值。部分驗證，白擬表格）2、三態(tài)輸出門1）驗證74ls125三態(tài)輸出門的邏輯功能將三態(tài)門輸入端接數(shù)字邏輯實驗箱上的邏輯開關(guān)，使能端en接單脈沖源

17、，輸出端接led指示器， 按表2.1逐項測試其邏輯功能。2）試用74ls125實現(xiàn)總線傳輸實驗電路原理如圖2.3所示，先將三個三態(tài)門的使能端都接高電平“1", y端輸出，然后分別將使能 端接低電平“0”，觀察總線的邏輯狀態(tài)。表2.3三態(tài)門實現(xiàn)總線傳輸輸入輸出en|en2en3did2d3y111100101011100101101100101110100101五、實驗報告要求1、整理實驗數(shù)據(jù)，分析實驗結(jié)果，按要求填寫表格。2、完成思考題。六、實驗預(yù)習(xí)要求1、復(fù)習(xí)ttl集電極開路門和三態(tài)輸出門的工作原理及應(yīng)用。2、了解74ls031, 74ls125的功能及外部接線。3、分析圖2.4中

18、oc門的上接電阻的阻值范圍，確定實驗所選電阻值。4、試用74ls03 oc門電路實現(xiàn)函數(shù)：f = 4b + cd + ef。5、完成各項實驗內(nèi)容的理論計算。七、思考問題1、用oc門時是否需耍外接其他元件？如需耍，此元件應(yīng)該如何取值?2、幾個oc門的輸出端是否允許連接在一起？3、幾個ts f j的輸出端是否允許接在一起？冇無條件限制？應(yīng)該注意什么問題？八、實驗注意事項1、進行0c門線與實驗時，一定要先計算出rl值，再繼續(xù)實驗2、做三態(tài)門實現(xiàn)總線實驗吋，三態(tài)門的使能端，不能有一個以上同吋接低電平“0”，否則會使電路 出錯。實驗三組合邏輯電路設(shè)計一、實驗?zāi)康?、掌握組合邏輯電路的設(shè)計方法。2、掌握實

19、現(xiàn)組合邏輯電路的連接和調(diào)試方法。3、通過功能驗證鍛煉解決實際問題的能力。二、實驗原理組合邏輯電路是數(shù)字系統(tǒng)中邏輯電路形式的一種，它的特點是：電路任何時刻的輸出狀態(tài)只取決 于該時刻輸入信號（變量）的組合，而與電路的歷史狀態(tài)無關(guān)。組合邏輯電路的設(shè)計是在給定問題（邏 輯命題）情況下，通過邏輯設(shè)計過程，選擇合適的標(biāo)準(zhǔn)器件，搭接成實驗給定問題（邏輯命題）功能的 邏輯電路。通常，設(shè)計組合邏輯電路按下述步驟進行。其流程圖如下：（1）確定變量利函數(shù)，賦值并列真值表。（2）由真值表寫出邏輯函數(shù)表達式。（3）對邏輯函數(shù)進行化簡。若由真值表寫出的邏輯函數(shù)表達式不最簡，應(yīng)利用公式法或卡諾圖法 進行邏輯函數(shù)化簡，得出最

20、簡式。如果對所用器件有要求，還需將最簡式轉(zhuǎn)換成相應(yīng)的形式。（4）按最簡式畫出邏輯電路圖。組合邏輯電路設(shè)計流程圖(5) 設(shè)計電路。三、實驗儀器與器材74ls00四2輸入與非門74ls02四2輸入或非門74ls08四2輸入與門74ls86四2輸入界或門四、實驗內(nèi)容與步驟1、設(shè)計一個半加器，驗證邏輯功能。2、設(shè)計一個全加器，驗證邏輯功能。3、設(shè)計一個四變量表決電路，驗征邏輯功能。五、實驗報告要求1、列寫實驗任務(wù)的設(shè)計過程，畫出設(shè)計的邏輯電路圖，并注明所用集成電路的引腳號。2、擬定記錄測量結(jié)果的表格。六、實驗預(yù)習(xí)要求1、復(fù)習(xí)組合邏輯電路的設(shè)計方法。2、熟悉本實驗所用各種集成電路的型號及引腳號。3、根據(jù)

21、實驗內(nèi)容所給定的設(shè)計命題要求，按設(shè)計步驟寫出真值表、輸出函數(shù)表達式、卡諾圖化簡 過程。并按指定邏輯寫出表達式。4、根據(jù)實驗要求畫出標(biāo)有集成電路的型號及引腳號的邏輯電路圖。附:im* 4414 ；zl1 iuji 41 y j ic ii* 1 f 2l1 hstl7 h1a ib iy 2a 2b 2y gl)cvc 4y 4b 4a 3y 3b 3aiy ia ib 2y 2/ 2bgnd74ls00管腳圖74ls02 w 腳圖dr cn erdr cnnini'1a ib iy 2a 2y gnp rncncnwii) willia ib iy 2a 2b 2y gno74ls86

22、管腳圖74ls08管腳圖實驗四譯碼器及其應(yīng)用一、實驗?zāi)康?、掌握川七段譯碼器和七段數(shù)碼管顯示i進制數(shù)的方法。2、掌握屮規(guī)模集成電路譯碼的工作原理及其邏輯功能。二、實驗原理譯碼器是一個多輸入、多輸出的組合邏輯電路。它的作用是把給定的代碼進行“翻譯"，變成相應(yīng)的狀態(tài)，使輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用丁代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配，存貯器尋址和組合控制信號等。不同的功能可選川不同種類的譯碼器。譯碼器可分為通用譯碼器和顯示譯碼器兩大類。前者又分為變雖譯碼器和代碼變換譯碼器。1、變量譯碼器(乂稱二進制譯碼器)，用以表示輸入變量的狀態(tài)，如2線

23、一4線、3線一8線和4 線一16線譯碼器。若有n個輸入變量，則有2"個不同的組合狀態(tài)，就有2"個輸出端供其使用。而每 一個輸出所代表的兩數(shù)對應(yīng)于n個輸入變量的最小項。如3線一8線譯碼器74ls138,圖4.1 (a)、(b)分別為其邏輯圖及引腳排列。 其中人2、旳、ao為地址輸入端,丫0為為譯碼輸出端,s1、s2、s3為使能端。當(dāng)s1 = 1, s2+s3r時，器件使能，地址碼所指定的輸出端有信號（為0）輸出,其它所有輸出端均無信號（全為1）輸出。當(dāng)s=0, s2+s3=x時，或s1=x, s2+s3=l時，譯碼器被禁止，所冇輸出同時為ky2s】百2百3y + 5v1632

24、 s0 12 a a a82s寸卜s3y6signdy?-a6（a）（b）圖4.13-8線譯碼器74ls138邏輯圖及引腳排列二進制譯碼器實際上也是負脈沖輸出的脈沖分配器。若利用使能端中的一個輸入刪了數(shù)據(jù)倍息， 器件就成為一個數(shù)據(jù)分配器（又稱多路分配器）。若在s輸入端輸尺數(shù)據(jù)信息，s2 = s?=0,地址碼所對應(yīng) 的輸出是$數(shù)據(jù)信息的反碼；若從s2端輸入數(shù)據(jù)信息，令s| = 1、s3=o,地址碼所對應(yīng)的輸出就是s2端 數(shù)據(jù)信息的原碼。若數(shù)據(jù)信息是時鐘脈沖，則數(shù)據(jù)分配器便成為時鐘脈沖分配器。根據(jù)輸入地址的不同組合譯出唯一地址，故可用作地址譯碼器。接成多路分配器，可將一個信號源 的數(shù)據(jù)信息傳輸?shù)讲?/p>

25、同的地點。2、數(shù)碼顯示譯碼ho vt. go _vt fo v_l co vt do -v-cq vt b o v- ao v-0mth5 o gv- o f ivt e vt d5 0 c i! b iv- o aglbl a imolbl a im© f i g ib c heb c hethi hi c0mi di e（a）共陰連接（“1”電平驅(qū)動）（b）共陽連接（“0"電平驅(qū)動）圖4.2 led數(shù)碼管（1 ）七段發(fā)光二極管（led）數(shù)碼管led數(shù)碼管是冃前最常用的數(shù)字顯示器，圖4.2為共陰管和共陽管的電路和兩種不同出線形式的引 出腳功能圖。一個led數(shù)碼管可用來顯示

26、一位09十進制數(shù)和一個小數(shù)點。小型數(shù)碼管（0.5寸和0.36寸）每 段發(fā)光二極管的正向壓降，隨顯示光（通常為紅、綠、黃、橙色）的顏色不同略有差別，通常約為2 2.5v,每個發(fā)光二極管的點亮電流在510ma。led數(shù)碼管要顯示bcd碼所表示的十進制數(shù)字就需要 有一個專門的譯碼器，該譯碼器不但要完成譯碼功能，述要有相當(dāng)?shù)尿?qū)動能力。（2） bcd碼七段譯碼驅(qū)動器此類譯碼器型號有74ls47 （共陽），74ls48 （共陰），cc4511 （共陰）等，本實驗系采用cc4511 bcd 碼鎖存/七段譯碼/驅(qū)動器。驅(qū)動共陰極led數(shù)碼管。如圖3為cc4511引腳排列圖4.3cc4511引腳排列其中:a、b

27、、c、d bcd碼輸入端；a、b、c、d、e、f；g譯碼輸出端,輸出t”有效,用來驅(qū)動共陰 極led數(shù)碼管。仃一測試輸入端,ei=“（ni寸,譯碼輸出全為“化臣一消隱輸入端，bi=-o-時，譯碼輸出全為“osle 鎖定端，le = “1”時譯碼器處于鎖定（保持）狀態(tài)，譯碼輸出保持在le=0時的數(shù)值，le = 0 為正常譯碼。表4.1為cc4511功能表。cc4511內(nèi)接有上拉電阻，故只需在輸岀端與數(shù)碼管筆段之間 串入限流電阻即可工作。譯碼器還有拒偽碼功能，當(dāng)輸入碼超過1001時，輸出全為“（t,數(shù)碼管熄滅。在木數(shù)字電路實驗裝置上己完成了譯碼器cc4511和數(shù)碼管bs202之間的連接。實驗時，只

28、要接通+5v電源和將十進制數(shù)的bcd碼接至譯碼器的相應(yīng)輸入端4、b、c. d即可顯示09的數(shù)字。四位數(shù)碼管可接受四組bcd碼輸入。cc4511打led數(shù)碼管的連接如圖44所示。圖4 cc4511驅(qū)動一位led數(shù)碼管表4. 1 cc4511功能表輸入輸illlebtltdcb/iabcdefg顯示字形xx0xxxx11111118x01xxxx0000000消隱01100001111110n01100010110000101100101101101a01100111111001301101000110011h01101011011011501101100011111b01101111110000

29、t01110001111111801110011110011q0111010()000000消隱01110110000000消隱01111000000000消隱01111010000000消隱011111()0000000消隱01111110000000消隱111xxxx鎖存鎖存三、實驗儀器1、電子學(xué)綜合實驗臺2、示波器3、器材:74ls 138*2 cc4511四、實驗內(nèi)容與步驟1、數(shù)碼撥碼開關(guān)的使用2、74ls138邏輯功能測試3、用74ls138構(gòu)成時序脈沖分配器時鐘脈沖約lokhz,分配器輸出與cp同和。畫出電路，用示波器觀察波形4、用兩片74ls138構(gòu)成一個416線譯碼器5、用74

30、ls138和門電路設(shè)計1位全加器電路，列出真值表，寫出表達式，畫出邏輯圖。在實驗儀 器上進行驗證。五、實驗報告要求1、畫出實驗線路，把觀察到的波形畫在坐標(biāo)紙上，并標(biāo)上對應(yīng)的地址碼。2、對實驗結(jié)果進行分析、討論。六、實驗預(yù)習(xí)要求1、復(fù)習(xí)有關(guān)譯碼器和分配器的原理。2、根據(jù)實驗的要求，畫出邏輯電路圖，擬定記錄表格。實驗五數(shù)據(jù)選擇器及應(yīng)用一、實驗?zāi)康?、掌握中規(guī)模集成數(shù)據(jù)選擇器的邏輯功能及使用方法。2、學(xué)習(xí)川數(shù)據(jù)選擇器構(gòu)成組合邏輯電路的方法。二、實驗原理數(shù)據(jù)選樣器乂稱多路轉(zhuǎn)換器或多路開關(guān)，其功能是在地址碼（或叫選擇控制）電位的控制下，從 兒個數(shù)據(jù)輸入中選擇一個并將其送到一個公共輸出端。一個刃個地址端的

31、數(shù)據(jù)選擇器，具有2”個數(shù)據(jù)選擇功能。例如：數(shù)據(jù)選擇器（74ls153）,門二2, 可完成四選一的功能；數(shù)據(jù)選擇器（74ls151）,町完成八選一的功能。1、雙四選一數(shù)據(jù)選擇器74ls153表.5. 174ls153功能表所謂雙4選1數(shù)據(jù)選擇器就是在一塊集成芯片上有兩個4選1數(shù)據(jù)選擇器。集成芯片引腳排列如 圖5.1,功能如表5.1所示。16丨 15|_ 113 12| 111 1°| dvcc 2s ao 2d3 2d2 2di 2do 2y74ls153is ai 1d3 1d2 idi ido 1y gnd輸入輸出sa4y1xx0000001ix010011圖5.174ls153引

32、腳排列1s. 2§為兩個獨立的使能端；4、仏為公用的地址輸入端；1和2厶2必分別為兩個4選 1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端：q、。為兩個輸出端。（1）當(dāng)使能端丘（2s） =1時，多路開關(guān)被禁止，無輸出，q = oc（2）當(dāng)使能端（2s） =0時，多路開關(guān)正常工作，根據(jù)地址碼川、的狀態(tài)，將相應(yīng)的數(shù)據(jù) 九送到輸出端0。如：ajo=00則選擇2數(shù)據(jù)到輸出端，即q = 氐o=ol則選擇數(shù)據(jù)到輸出端，即片久其余類推。數(shù)據(jù)選擇器的用途很多，例如多通道傳輸，數(shù)碼比較，并行碼變帝行碼，以及實現(xiàn)邏輯函數(shù)等。2、八選一數(shù)據(jù)選擇器74ls15174ls151為互補輸出的8選1數(shù)據(jù)選擇器，集成芯片引腳排列如圖5.

33、 2,功能如表5. 2所示。選擇 控制端（地址端）為川4）,按二進制譯碼，從8個輸入數(shù)據(jù)幾幾中，選擇一個需要的數(shù)據(jù)送到輸出 端0，£為使能端，低電平有效。輸入輸岀7azaatyy1xxx010000na表5. 274lsi51功能表0001fl0010azz0011ad0100dd,0101ra0110aa0111aa（1）使能端§ = 1吋，不論力2仏狀態(tài)如何，均無輸出（q = 0, q=l）,多路開關(guān)被禁止。（2）使能端£=0時，多路開關(guān)正常工作，根據(jù)地址碼仏、川、仏的狀態(tài)選擇2必中某一個通 道的數(shù)據(jù)輸送到輸出端q.如：冊彳0=000,則選擇幾數(shù)據(jù)到輸出端，即

34、0=瓜。如：必血=001,則選擇數(shù)據(jù)到輸出端，即 片，其余類推。3、數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用很廣，它可以作二進制比較器、二進制發(fā)生器、圖形發(fā)牛電路、順序選擇電路 等。在應(yīng)用中，設(shè)計電路時對以根據(jù)給定變量個數(shù)的需要，選擇合適的多路選擇器來完成，具體設(shè)計步 驟如下：（1）根據(jù)所給出組合邏輯函數(shù)的變最數(shù)，選擇合適的多路選擇器。一般是兩個變最的函數(shù)選雙輸 入多路選擇器，三變量的函數(shù)選四輸入多路選擇器，四變量的函數(shù)選八輸入多路選擇器。（2）畫出邏輯函數(shù)的卡諾圖，確定多路選擇器輸入端和控制端與變量的連接形式，畫出組合電路 圖。三、實驗儀器與器材1、dzx-1電子學(xué)綜合實驗平臺2、雙蹤不波器3、器材

35、：74ls153 74ls151四、實驗內(nèi)容與步驟1、測試74ls151的邏輯功能（按功能表測試并記錄）2、測試74ls153的邏輯功能（按功能表測試并記錄）3、用八選一數(shù)據(jù)選擇器74ls151設(shè)計一個三變量多數(shù)表決電路。該電路有三個輸入端a、b、c, 分別代表三個人的表決情況?！巴狻睘?態(tài)，“不同意”為0態(tài)，當(dāng)多數(shù)同意時，輸出為1態(tài)，否則輸出 為0態(tài)。寫出設(shè)計過程，畫出接線圖。在實驗儀器上進行驗證并記錄。4、用雙四選一數(shù)據(jù)選擇器74ls153實現(xiàn)一位全加器。寫出設(shè)計過程，畫出接線圖。在實驗儀器上 進行驗證并記錄。5、用雙四選一數(shù)據(jù)選擇器74ls153設(shè)計一個四位奇偶校驗器。要求:含有奇數(shù)1

36、時,輸出為t”, 含冇偶數(shù)個1時（包含0000）輸出為“0”。寫出設(shè)計過程，畫出接線圖。在實驗儀器上進行驗證并記錄。五、實驗報告要求1、列寫實驗任務(wù)的設(shè)計過程，畫出設(shè)計的邏輯電路圖，并注明所用集成電路的引腳號。2、擬定記錄測量結(jié)呆的表格。3、總結(jié)74ls153、74ls151的邏輯功能和特點。4、總結(jié)川數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的方法。實驗六觸發(fā)器及其應(yīng)用一、實驗?zāi)康?、掌握基本rs、jk、d和t觸發(fā)器的邏輯功能。2、掌握集成觸發(fā)器的邏輯功能及使川方法。3、熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法。二、實驗原理觸發(fā)器是一個具有記憶功能的二進制信息存儲器件，是組成時序電路的最基本單元，也是數(shù)字電 路中另一種

37、重要的單元電路，它在數(shù)字系統(tǒng)和計算機中冇著廣泛的應(yīng)用。觸發(fā)器具冇兩個穩(wěn)定狀態(tài)，用 以表示邏輯狀態(tài)t"和“（t,在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。觸 發(fā)器有集成觸發(fā)器和門電路組成的觸發(fā)器。按其邏輯功能分，有r-s觸發(fā)器，丿k觸發(fā)器，d觸發(fā)器，t 觸發(fā)器，t "觸發(fā)器等。輸 入輸出1、基本rs觸發(fā)器圖6.1基本rs觸發(fā)器表6.1基木rs觸發(fā)器功能表srq °q nu00xx0110100111q°q'2、集成丿k觸發(fā)器在輸入信號為雙端的情況下，丿k觸發(fā)器是功能完善、使用靈活和通用性較強的-種觸發(fā)器。雙下 降沿丿k觸發(fā)器7

38、4ls112,在時鐘脈沖cp的后沿（負跳變）發(fā)牛翻轉(zhuǎn)，它具有置0、置1、計數(shù)和保持 功能。74ls112引腳排列如圖6.2,功能如表6.2所示。丿k觸發(fā)器的狀態(tài)方程為0切=jqn + kqn丿和k是數(shù)據(jù)輸入端，是觸發(fā):器狀態(tài)更新的依據(jù)，若人k有兩個或兩個以上輸入端時，組成“與” 的關(guān)系。q與為兩個互補輸出端。通常把q = 0、q = 1的狀態(tài)定為觸發(fā)器“（f狀態(tài)；而把q=. q =0 定為“廠狀態(tài)。丿k觸發(fā)器常被用作緩沖存儲器，移位寄存器和計數(shù)器。./k觸發(fā)器、d觸發(fā)器一般都有異步置位、復(fù)位端，作用是預(yù)置觸發(fā)器初態(tài)。當(dāng)不使用時，必須接 高電平（或接到電源+5v上），不允許懸空，否則容易引入干擾

39、信號，使觸發(fā)器課動作。表6.2圖6.2sdki)cpjkqnlqn+,01xxx1010xxx0100xxx<p<p11i00qnqn11i101011i010111i11qnqn11txxqnqn3、集成d觸發(fā)器在輸入信號為單端的情況下，d觸發(fā)器川起來授為方便，其狀態(tài)方程為：2n+，=p,輸出狀態(tài)的更 新發(fā)生在cp脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時鐘到來前d 端的狀態(tài)，d觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生等。74ls74引腳排列如圖6.3,功能如表6.3所示。表6.3圖6.3衣6. 4觸發(fā)器的功能轉(zhuǎn)換農(nóng)輸入輸岀sdr

40、dcpdqeqn+l01xx1010xx0100xx<p911t11011f00111ixqnq"注：x一 任 意 態(tài)x高到低電平跳變t-低到高電平跳變qn cqn）現(xiàn)態(tài) enh（en+1）次態(tài) q>不定態(tài)4、觸發(fā)器的功能轉(zhuǎn)換在集成觸發(fā)器的產(chǎn)品中，每一種觸發(fā)器都有自己固定的邏輯功能。但可以利用轉(zhuǎn)換的方法獲得具 有其它功能的觸發(fā)器。即要用一種類型觸發(fā)器代替另一種類型觸發(fā)器，這就蠱要進行觸發(fā)器的功能轉(zhuǎn)換。 轉(zhuǎn)換方法見表6.4o5、cmos觸發(fā)器cmos邊沿d觸發(fā)器（cc4013）cmos邊沿jk觸發(fā)器（cc4027）cmos觸發(fā)器的直接置位、復(fù)位輸入端是高電平冇效，按功能工作

41、時，s和r必須接0。三、實驗儀器與器材1> dzx-1綜合電子學(xué)實驗裝置2、示波器3、器材：74ls112雙下降沿丿k觸發(fā)器74ls74 雙上升沿d觸發(fā)器74ls00四二輸入與非門四、實驗內(nèi)容與步驟1、基本rs觸發(fā)器的邏輯功能按圖6.1接電路，按下表測試rsqq110101101011002、集成、/k觸發(fā)器的邏輯功能測試(1) 測試rd、的復(fù)位、置位功能在雙卜降沿丿k觸發(fā)器74ls112±任取一只丿k觸發(fā)器，sd. j、k端接邏輯開關(guān)輸岀插口，cp端接單次脈沖源，q、q端接至邏輯電平顯示輸入插口。要求改變rd，sd (j、k、cp處于任意狀 態(tài))，并在rd=0 (sd=1)或

42、sd=0 (rd=1)作用期間任意改變j、k及cp的狀態(tài)，觀察q、q狀 態(tài)?？跀M表格并記錄z。(2) 測試jk觸發(fā)器的邏輯功能測試按表5的耍求改變j、k、cp端狀態(tài)，觀察q、q狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在cp 脈沖的下降沿(即cp由1->0),記錄之。(3) 將jk觸發(fā)器的j、k端連在一起，構(gòu)成t觸發(fā)器。在cp端輸入1khz連續(xù)脈沖，觀察q端的變化。在cp端輸入1 khz連續(xù)脈沖，用雙蹤示波器觀察cp、q、q端波形，注意相位關(guān)系，描繪z。表6.5jkcpqn"qn=0qn=l000-410010->1110100-41->011of 111l->0j

43、k觸發(fā)器的邏輯功能測試表衣6. 6 d觸發(fā)器的邏輯功能測試衣dcpqntqn=0qn=l001l->01of 11l->03、集成d觸發(fā)器的邏輯功能測試（1）測試rd、的復(fù)位、置位功能測試方法同實驗內(nèi)容1、（1）,自擬表格記錄。（2）測試d觸發(fā)器的邏輯功能按表6.6要求進行測試，并觀察觸發(fā)器狀態(tài)更新是否發(fā)生在cp脈沖的上升沿（即由0->1）,記錄 之。（3）將d觸發(fā)器的q端與d端相連接，構(gòu)成f觸發(fā)器。測試方法同實驗內(nèi)容1、（3）,記錄之。4、雙相時鐘脈沖電路用jk觸發(fā)器及與非門構(gòu)成的雙相時鐘脈沖電路如圖6.4所示，此電路是用來將時鐘脈沖cp轉(zhuǎn)換 成兩相時鐘脈沖cpa及cpb，

44、其頻率相同、相位不同。分析電路工作原理，并按圖6.4所示電路在實驗箱上接線，用雙蹤示波器同時觀察cp、cpa; cp、cpb及cpa、cpb波形,并描繪之。cpcpa圖6.4雙相時鐘脈沖電路cpb五、實驗報告要求1、列寫d觸發(fā)器、丿k觸發(fā)器的邏輯功能及應(yīng)用測試結(jié)果。2、總結(jié)觀測到的波形，說明觸發(fā)器的觸發(fā)方式。3、體會觸發(fā)器的應(yīng)用。4、整理實驗記錄，并對結(jié)果進行分析。六、實驗預(yù)習(xí)要求1、復(fù)習(xí)觸發(fā)器的基本類型及其邏輯功能。2、按實驗內(nèi)容的要求設(shè)計并畫出邏輯電路。實驗七計數(shù)器及其應(yīng)用一、實驗?zāi)康?、學(xué)習(xí)用集成觸發(fā)器構(gòu)成計數(shù)器的方法2、掌握中規(guī)模集成計數(shù)器的使用及功能測試方法3、運用集成計數(shù)計構(gòu)成1/

45、n分頻器二、實驗原理計數(shù)器是一個用以實現(xiàn)計數(shù)功能的時序部件，它不僅可用來計脈沖數(shù)，還常用作數(shù)字系統(tǒng)的定時、 分頻和執(zhí)行數(shù)字運算以及其它特定的邏輯功能。計數(shù)器種類很多。按構(gòu)成計數(shù)器屮的各觸發(fā)器是否使用一個時鐘脈沖源來分，有同步計數(shù)器和異步 計數(shù)器。根據(jù)計數(shù)制的不同，分為二進制計數(shù)器，十進制計數(shù)器和任意進制計數(shù)器。根據(jù)計數(shù)的增減趨 勢，又分為加法、減法和可逆計數(shù)器。還冇可預(yù)置數(shù)和可編程序功能計數(shù)器等等。冃前，無論是ttl 還是cmos集成電路，都有品種較齊全的中規(guī)模集成計數(shù)器。使用者只要借助于器件手冊提供的功能表 和工作波形圖以及引出端的排列，就能正確地運用這些器件。1、用d觸發(fā)器構(gòu)成異步二進制加

46、/減計數(shù)器圖7-1是用四只d觸發(fā)器構(gòu)成的四位二進制異步加法計數(shù)器，它的連接特點是將每只d觸發(fā)器接 成v觸發(fā)器，再由低位觸發(fā)器的q端和高一位的cp端和連接。圖7-1四位二進制異步加法計數(shù)器若將圖7-1稍加改動，即將低位觸發(fā)器的q端與高一位的cp端相連接，即構(gòu)成了一個4位二進制 減法計數(shù)器。2、屮規(guī)模十進制計數(shù)器cc40192是同步i 進制可逆計數(shù)器，具冇雙時鐘輸入，并具冇清除和置數(shù)等功能，其引腳排列及邏 輯符號如圖7 2所示。vddqoqiq2q3vss圖7-2 cc40192引腳排列及邏輯符號圖中l(wèi)d-k數(shù)端 cpi加計數(shù)端 cp。一減讓數(shù)端麗一非同步進位輸出端b0 非同步借位輸出端d。、d“

47、 d2、d3 計數(shù)器輸入端qo. q“ q2、qa 數(shù)據(jù)輸出端 cr清除端cc40192 （同74ls192,二者可互換使用）的功能如表7-1,說明如下:表7-1輸入輸 hlcrldcpucpdd3d2didoq3q2qiqo1xxxxxxx000000xxdcbadcba01t1xxxx加計數(shù)011txxxx減計數(shù)當(dāng)清除端cr為高電平“1”時，計數(shù)器肓接清零；cr置低電平則執(zhí)行其它功能。當(dāng)cr為低電平，置數(shù)端e5也為低電平時，數(shù)據(jù)肓接從置數(shù)端d。、d、山、ds置入計數(shù)器。當(dāng)cr為低電平，邙為高電平時，執(zhí)行計數(shù)功能。執(zhí)行加計數(shù)時，減計數(shù)端cp。接高電平，計數(shù)脈 沖由cpu輸入；在計數(shù)脈沖上升沿

48、進行8421碼卜進制加法計數(shù)。執(zhí)行減計數(shù)時，加計數(shù)端cpi接高電 平，計數(shù)脈沖由減計數(shù)端cpd輸入,表9_2為8421碼十進制加、減計數(shù)器的狀態(tài)轉(zhuǎn)換表。表7-2加法計數(shù)輸入脈沖數(shù)0123456789輸出q.0000000011qa0000111100q10011001100qo0101010101減計數(shù)3、計數(shù)器的級聯(lián)使用一個十進制計數(shù)器只能表示09十個數(shù)，為了擴人計數(shù)器范圍，常川多個十進制計數(shù)器級聯(lián)使用。 同步計數(shù)器往往設(shè)有進位(或借位)輸出端，故可選用其進位(或借位)輸岀信號驅(qū)動下一級計數(shù)器。圖7-3是由cc40192利用進位輸出可控制高一位的cpu端構(gòu)成的加數(shù)級聯(lián)圖。d4 ds de d

49、7do d1 d2 d3cpu圖7-3 cc40192級聯(lián)電路4、實現(xiàn)任意進制計數(shù)(1) 用復(fù)位法獲得任意進制計數(shù)器假定己有n進制計數(shù)器，而需要得到一個m進制計數(shù)器時，只要m<n,用復(fù)位法使計數(shù)器計數(shù)到m 時置“0”，即獲得m進制計數(shù)器。如圖74所示為一個由cc40192 |-進制計數(shù)器接成的6進制計數(shù)器。(2) 利用預(yù)置功能獲m進制計數(shù)器圖7-5是一個特殊12進制的計數(shù)器電路方案。在數(shù)字鐘里,對時位的計數(shù)序列是1、2、-11, 12、1、是12進制的，且無0數(shù)。如圖所示，當(dāng)計數(shù)到13時，通過與非門產(chǎn)生一個復(fù)位信號，使cc40192 (2)(時十位)直接置成0000,而cc40192(l),即時的個位直接置成0001,從而實現(xiàn)了 1一12計數(shù)。cpu “1”cpu圖7-4六進制計數(shù)器圖7-5特殊12進制計數(shù)器三、實驗設(shè)備少器件2、雙蹤示波器74ls