第EDA技術(shù)概述

1、第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 EDA (Electronic Design Automation） （電子設(shè)計(jì)自動(dòng)化）（電子設(shè)計(jì)自動(dòng)化）課時(shí)：32學(xué)時(shí)（其中實(shí)驗(yàn)12學(xué)時(shí)）性質(zhì)：專業(yè)課目標(biāo)：1）學(xué)會(huì)硬件描述語言VHDL; 2)學(xué)會(huì)平臺(tái)軟件Quartus ;3) 學(xué)會(huì)EDA的應(yīng)用（設(shè)計(jì)）考試性質(zhì)：閉卷教師：趙艷秋 電話第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 2013-6 來自美國留學(xué)生的作業(yè)來自美國留學(xué)生的作業(yè) 本作業(yè)要求設(shè)計(jì)并實(shí)現(xiàn)一個(gè)可編程方波發(fā)生器（簡寫PWG），波形發(fā)生器的產(chǎn)生方波周期和占空比可編程調(diào)節(jié)改變。第第1 1章章 EDAEDA技術(shù)概述技

2、術(shù)概述 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 本作業(yè)要求設(shè)計(jì)并實(shí)現(xiàn)一個(gè)可編程方波發(fā)生器（簡寫PWG），波形發(fā)生器的產(chǎn)生方波周期和占空比可編程調(diào)節(jié)改變。PWG實(shí)驗(yàn)臺(tái)工作原理圖如圖1所示：PWG有三種工作方式：學(xué)習(xí)或編程（P）、讀（R）、波形發(fā)生（G）或輸出波形，具體描述如下：一、P 方式（Prpgram mode）：在P工作方式下，你將設(shè)置PWG輸出方波高電平時(shí)間寬度和低電平時(shí)間寬度，時(shí)間寬度取值范圍199秒。PWG使用指導(dǎo)：合上電源開關(guān)，按下KEY（3）使系統(tǒng)復(fù)位。HEX13和HEX7數(shù)碼管將一直不顯示。HEX5 HEX4將顯示00，HEX

3、6將顯示H（High），HEX0將顯示P（program），LEDG0和LEDR0滅。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 按下KEY（1）鍵并保持，每隔一秒HEX5 HEX4顯示加數(shù)1，松開KEY（1）鍵，HEX5 HEX4所顯示的數(shù)是設(shè)置的每個(gè)輸出方波高電平時(shí)間寬度（單位：秒）。此時(shí)（KEY（1）按鍵松開后）HEX5 HEX4顯示輸出方波高電平寬度（MARK），HEX6將顯示H，HEX0將顯示P，兩個(gè)LED指示燈滅。按下KEY（1）鍵并松開（設(shè)置輸出方波低點(diǎn)平時(shí)間間隔），HEX5 HEX4將顯示00，HEX6將顯示L（Low），HEX0將顯示P（program），LEDG0和LED

4、R0滅。按下KEY（1）鍵并保持，每隔一秒HEX5 HEX4顯示加數(shù)1，松開KEY（1）鍵，HEX5 HEX4所顯示的數(shù)是設(shè)置的每個(gè)輸出方波低電平時(shí)間寬度（單位：秒）。此時(shí)（KEY（1）按鍵松開后）HEX5 HEX4顯示輸出方波低電平寬度（SPACE），HEX6將顯示L，HEX0仍將顯示P，兩個(gè)LED指示燈滅。再一次按下并松開KEY（1）鍵，方波占空比設(shè)置完成，編程工作方式（P）結(jié)束PWG進(jìn)入讀工作方式（R）。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 三、讀工作方式（Ready mode）8、HEX5 HEX4顯示00，HEX6滅，HEX0將顯示P并以3HZ頻率閃爍，兩個(gè)LED指示燈滅。

5、在任何時(shí)刻點(diǎn)擊KEY（3）鍵，PWG工作方式將轉(zhuǎn)為編程方式，編程方式重新開始。四、波形發(fā)生方式（Generate mode）9、再一次點(diǎn)擊KEY（1），PWG以設(shè)置好的占空比進(jìn)入波形發(fā)生工作方式。HEX5 HEX4將顯示發(fā)生方波的高電平寬度，并且每經(jīng)一秒顯示減1直到01。在期間（mark time），LEDG 亮，LEDR滅；然后HEX5 HEX4以上述高電平工作方式顯示space time（低電平輸出剩余時(shí)間），LEDG滅，LEDR亮。PWG以這種方式不停進(jìn)行高（Mark）低（space）電平轉(zhuǎn)換輸出，直到按KEY（3）復(fù)位按鈕PWG進(jìn)入編程工作方式狀態(tài)。在波形發(fā)生工作方式，HEX6和HEX

6、0滅。注：此方波發(fā)生器注：此方波發(fā)生器LEDG、LEDR兩指示燈的亮滅為方波高低點(diǎn)平輸出顯示。兩指示燈的亮滅為方波高低點(diǎn)平輸出顯示。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)對(duì)于大四的同學(xué)請(qǐng)問：我們?cè)趺丛O(shè)計(jì)一個(gè)可編程方波發(fā)生器？CPU：單片機(jī)以及外圍芯片（鎖存，譯碼，ROM,RAM）分頻器（接口芯片8253等）、LED顯示、鍵盤完成硬件設(shè)計(jì)，然后進(jìn)行軟件設(shè)計(jì)，最后軟硬聯(lián)調(diào)。我們能不能自己設(shè)計(jì)一個(gè)真正屬于自己與眾不同芯片，來完成唯一目的比如：可編程方波發(fā)生器的功能呢？第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 第第1章章 EDA技術(shù)概述技術(shù)概述 1.1 EDA技術(shù)及其發(fā)展技

7、術(shù)及其發(fā)展1.2 EDA技術(shù)技術(shù)實(shí)現(xiàn)目標(biāo)實(shí)現(xiàn)目標(biāo)1.3硬件描述語言硬件描述語言VHDL1.4VHDL綜合綜合1.5基于基于VHDL的自頂向下的設(shè)計(jì)方法的自頂向下的設(shè)計(jì)方法1.6EDA技術(shù)的優(yōu)勢(shì)技術(shù)的優(yōu)勢(shì)1.7 EDA的發(fā)展趨勢(shì)的發(fā)展趨勢(shì)第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 關(guān)鍵詞關(guān)鍵詞 1)EDA 2)CPLD 3)FPGA 4)VHDL第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.1 現(xiàn)代電子系統(tǒng)的設(shè)計(jì)方法現(xiàn)代電子系統(tǒng)的設(shè)計(jì)方法 1.1.1 概述 無論是現(xiàn)代高精尖電子設(shè)備如雷達(dá)、軟件無線電電臺(tái)等，還是為我們所熟悉的微機(jī)、手機(jī)、VCD等現(xiàn)代電子裝置，其核心構(gòu)成都是數(shù)字電子系統(tǒng)。隨著

8、微電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，集成電路不斷更新?lián)Q代，出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件，數(shù)字電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段也發(fā)生了很大的變化。 特別是進(jìn)入20世紀(jì)90年代以后，EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)的發(fā)展和普及給電子系統(tǒng)的設(shè)計(jì)帶來了革命性的變化，并已滲透到電子系統(tǒng)設(shè)計(jì)的各個(gè)領(lǐng)域。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，把所需的具有固定功能的標(biāo)準(zhǔn)集成電路像積木塊一樣堆積于電路板上，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。利用EDA工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這樣不僅可以通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電

9、路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效地增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率；同時(shí)基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 這種基于芯片的設(shè)計(jì)方法正在成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開可編程邏輯器件和EDA設(shè)計(jì)工具。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 EDA概念概念 1.2.1 概述 EDA(Electronic Design Automation)即電子設(shè)計(jì)自動(dòng)化。EDA技術(shù)指的是以依賴功能強(qiáng)大的

10、計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL(Hardware descripion language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯，邏輯化簡，邏輯分割，邏輯綜合，結(jié)構(gòu)綜合以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA旨在幫助電子設(shè)計(jì)工程師在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測(cè)試直至PCB(印刷電路板)的自動(dòng)設(shè)計(jì)。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 EDA發(fā)展表現(xiàn)發(fā)展表現(xiàn)1）使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；2）在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描

11、述語言的功能強(qiáng)大的EDA軟件不斷推出；3）電子技術(shù)全方位進(jìn)入EDA領(lǐng)域；4）EDA似的電子技術(shù)領(lǐng)域各學(xué)科的界限更加模糊，更加包容；5）更大規(guī)模的FPGA和CPLD期間不斷推出；6）基于EDA工具，用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊；7）軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)和廣泛的應(yīng)用；8）SOC高效低成本設(shè)計(jì)技術(shù)的成熟；9）系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語言的出現(xiàn)，是復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡單。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.2 EDA的實(shí)現(xiàn)目標(biāo)的實(shí)現(xiàn)目標(biāo) 1.2.1 概述 利用DEA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目

12、標(biāo)，是完成專用集成電路ASIC的設(shè)計(jì)與實(shí)現(xiàn)。 可編程ASIC特別是大規(guī)?，F(xiàn)代可編程ASIC(CPLD、FPGA)的出現(xiàn)，使得電子設(shè)計(jì)工程師或科研人員有條件在實(shí)驗(yàn)室內(nèi)快速、方便地開發(fā)專用集成電路，這些專用集成電路往往就是一個(gè)復(fù)雜的數(shù)字系統(tǒng)。因此，可以說可編程ASIC給現(xiàn)代電子系統(tǒng)的設(shè)計(jì)帶來了極大的變革。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.2）半制定或全制定ASIC 簡單可編程ASIC主要指早期開發(fā)的可編程邏輯器件PLD(Programmable Logic Device)，它們通常由“與陣列”和“或陣列”組成，能夠用來實(shí)現(xiàn)任何以“積之和”形式表示的各種布爾邏輯函數(shù)。當(dāng)“與”和“或”

13、兩個(gè)陣列都為可編程時(shí)，這個(gè)器件就稱為PLA，其變形是PROM、PAL和GAL，PROM具有固定的與陣列和可編程的或陣列，PAL和GAL具有可編程的與陣列和固定的或陣列。 PAL和GAL是早期得到廣泛應(yīng)用的可編程ASIC器件。 PAL器件一般用熔絲鏈路作為可編程開關(guān)，是一次性可編程的。GAL器件則可反復(fù)編程，它采用了E2CMOS工藝，實(shí)現(xiàn)了電可擦除和電可改寫，為設(shè)計(jì)和修改提供了極大的方便。例：16V8第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 復(fù)雜可編程ASIC主要是指復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Device)，它是20世紀(jì)80年代后期得到

14、迅速發(fā)展的新一代可編程ASIC。早期的PLD結(jié)構(gòu)簡單，具有成本低、速度高、設(shè)計(jì)簡便等優(yōu)點(diǎn)，但其規(guī)模小，通常只有幾百個(gè)等效邏輯門，難以實(shí)現(xiàn)復(fù)雜的邏輯。為了增加PLD的密度，擴(kuò)充其功能，一些廠家對(duì)PLD的結(jié)構(gòu)進(jìn)行了改進(jìn)，例如，在兩個(gè)邏輯陣列的基礎(chǔ)上大量增加輸出宏單元，提供更大的與陣列以及采用分層次結(jié)構(gòu)邏輯陣列等，使PLD逐漸向復(fù)雜可編程邏輯器件過渡。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 進(jìn)入20世紀(jì)90年代后，復(fù)雜可編程邏輯器件已經(jīng)成為可編程ASIC的主流產(chǎn)品，在整個(gè)ASIC市場(chǎng)占有了較大的份額。它們一般都具有可重編程特性，實(shí)現(xiàn)的工藝有EPROM技術(shù)、閃爍EPROM技術(shù)和E2PROM技術(shù)。

15、在互連特性上，CPLD采用連續(xù)互連方式，即用固定長度的金屬線實(shí)現(xiàn)邏輯單元之間的互連。這種連續(xù)式的互連結(jié)構(gòu)能夠方便地預(yù)測(cè)設(shè)計(jì)的時(shí)序，同時(shí)保證了CPLD的高速性能。CPLD的集成度一般可達(dá)數(shù)千甚至數(shù)萬門，能夠?qū)崿F(xiàn)較大規(guī)模的電路集成。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 現(xiàn)場(chǎng)可編程ASIC主要是指現(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmable Gate Array)，它是與傳統(tǒng)PLD不同的一類可編程ASIC。它具有類似于半定制門陣列的通用結(jié)構(gòu)，即由邏輯功能塊排列成的陣列組成，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)所需的設(shè)計(jì)。FPGA與掩膜編程門陣列的不同之處就在于它是由

16、用戶現(xiàn)場(chǎng)編程來完成邏輯功能塊之間的互連，而后者需由IC工廠通過掩膜來完成互連。因此，在某種意義上說，F(xiàn)PGA是一種將門陣列的通用結(jié)構(gòu)與PLD的現(xiàn)場(chǎng)可編程特性融于一體的新型器件，具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、產(chǎn)品上市快等多方面的優(yōu)點(diǎn)。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 FPGA可反復(fù)編程，并能實(shí)現(xiàn)芯片功能的動(dòng)態(tài)重構(gòu)。FPGA的設(shè)計(jì)可在廠家提供的開發(fā)系統(tǒng)中快速有效地完成，生成的設(shè)計(jì)文件以構(gòu)造代碼的形式存儲(chǔ)在FPGA外的存儲(chǔ)體中。系統(tǒng)上電時(shí)將這些構(gòu)造代碼讀入FPGA內(nèi)由SRAM構(gòu)成的配置存儲(chǔ)器，并由各個(gè)配置存儲(chǔ)單元控制FPGA中的可編程資源實(shí)現(xiàn)用戶的專用設(shè)計(jì)。第第1 1章章

17、EDAEDA技術(shù)概述技術(shù)概述 1.1.2 ASIC技術(shù) ASIC(Application Specific Integrated Circuits)直譯為“專用集成電路”，與通用集成電路相比，它是面向?qū)ｉT用途的電路，以此區(qū)別于標(biāo)準(zhǔn)邏輯(Standard Logic)、通用存儲(chǔ)器、通用微處理器等電路。ASIC是相對(duì)于通用集成電路而言的，兩者并無明顯界限。 ASIC的提出和發(fā)展說明集成電路進(jìn)入了一個(gè)新階段。通用的、標(biāo)準(zhǔn)的集成電路已不能完全適應(yīng)電子系統(tǒng)的急劇變化和更新?lián)Q代。目前ASIC在總的IC市場(chǎng)中的占有率已發(fā)展到近1/3，在整個(gè)邏輯電路市場(chǎng)中的占有率已超過一半。與通用集成電路相比，ASIC在構(gòu)成

18、電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性：第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 (1) 提高了產(chǎn)品的可靠性。用ASIC芯片進(jìn)行系統(tǒng)集成后，外部連線減少，為調(diào)試和維修帶來極大的方便，系統(tǒng)可靠性明顯提高。 (2) 易于獲得高性能。ASIC針對(duì)專門的用途而特別設(shè)計(jì)，它是系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和工藝設(shè)計(jì)的緊密結(jié)合，這種一體化的設(shè)計(jì)有利于得到前所未有的高性能系統(tǒng)。 (3) 可增強(qiáng)產(chǎn)品的保密性和競爭力。電子產(chǎn)品中的ASIC芯片對(duì)用戶來說相當(dāng)于一個(gè)“黑盒子”。 (4) 在大批量應(yīng)用時(shí)，可顯著降低產(chǎn)品的綜合成本。用ASIC來設(shè)計(jì)和生產(chǎn)產(chǎn)品大幅度減少了印刷電路板面積及其他元器件數(shù)量，降低了裝配調(diào)試費(fèi)用。 (5)

19、提高了產(chǎn)品的工作速度。 (6) 縮小了體積，減輕了重量，降低了功耗。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 ASIC按功能的不同可分為數(shù)字ASIC、模擬ASIC和微波ASIC； 按使用材料的不同可分為硅ASIC和砷化鎵ASIC。 一般來說，數(shù)字、模擬ASIC主要采用硅材料，微波ASIC主要采用砷化鎵材料。砷化鎵具有高速、抗輻射能力強(qiáng)、寄生電容小和工作溫度范圍寬等優(yōu)點(diǎn)，目前已在移動(dòng)通信、衛(wèi)星通信等方面得到廣泛應(yīng)用。 對(duì)硅材料ASIC，按制造工藝的不同還可進(jìn)一步將其分為MOS型、雙極型和BiCMOS型。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC,可通

20、過三種途徑實(shí)現(xiàn)。1）超大規(guī)模可編程邏輯器件（CPLD,FPGA）2全定制或半定制ASIC 按照設(shè)計(jì)方法的不同，設(shè)計(jì)可分為全定制或半定制兩類。 全定制法是一種基于晶體管級(jí)的設(shè)計(jì)方法; 半定制法是一種約束性設(shè)計(jì)方法。約束的目的是簡化設(shè)計(jì)、縮短設(shè)計(jì)周期、提高芯片成品率。3）混合ASIC 對(duì)于某些性能要求很高、批量較大的芯片，一般采用全定制法設(shè)計(jì)，用全定制法設(shè)計(jì)時(shí)須采用最佳的隨機(jī)邏輯網(wǎng)絡(luò)，且每個(gè)單元都必須精心設(shè)計(jì)，另外還要精心地布局布線，將芯片設(shè)計(jì)得最緊湊，以期實(shí)現(xiàn)速度快、面積利用率高、功耗低等的最優(yōu)性能。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 軍事拾趣軍事拾趣 作為當(dāng)今世界唯一的超級(jí)大國，美

21、國的軍事實(shí)力超級(jí)強(qiáng)大，這體現(xiàn)在美軍海陸空三軍力量的各個(gè)層面。在強(qiáng)大的經(jīng)濟(jì)和科技實(shí)力的支持下，美軍發(fā)展出了一個(gè)令人眩目的“超級(jí)武庫”，不僅裝備數(shù)量十分龐大，其科技含量也是前所未有。正是因?yàn)橛兄鴱?qiáng)大的軍力作為后盾，美國在推行全球戰(zhàn)略為己謀利時(shí)一向態(tài)度強(qiáng)硬，甚至不惜發(fā)起戰(zhàn)爭與他國兵戎相見。 2013年全球軍事實(shí)力排名 英國簡氏防務(wù)周刊公布了2013年世界最新軍力排名，中國排第四。分列前五名的是美國、法國、俄羅斯、中國和英國 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 41中美南海撞機(jī)事件4.1中美南海撞機(jī)事件（又稱81192撞機(jī)事件），是發(fā)生于2001年4月1日中國殲8-II戰(zhàn)斗機(jī)與美國海軍EP-

22、3型偵察機(jī)相撞的重大事件。美國EP-3偵察機(jī)在中國海南島附近海域上空偵查，中國海軍航空兵派出2架殲-8II戰(zhàn)斗機(jī)進(jìn)行監(jiān)視和攔截，其中一架僚機(jī)在中國海南島東南70海里（110公里）的中國專屬經(jīng)濟(jì)區(qū)上空與美軍飛機(jī)發(fā)生碰撞，中國戰(zhàn)斗機(jī)墜毀，飛行員王偉跳傘下落不明，后被中國確認(rèn)犧牲。而美國軍機(jī)則未經(jīng)允許迫降海南島陵水機(jī)場(chǎng)。中國指責(zé)美國偵察機(jī)故意撞向殲-8戰(zhàn)斗機(jī)，并且在沒有通知和許可的情況下降落于中國領(lǐng)土；而美國則說，EP-3是被失控的殲-8戰(zhàn)斗機(jī)所撞擊，并且被中國的另一架殲-8帶到飛機(jī)場(chǎng)。由于至今EP-3和王偉殲八座機(jī)的黑匣子都在中方手中，其中內(nèi)容并未公開，因此尚且無辦法斷定撞機(jī)真相為何。第第1 1章

23、章 EDAEDA技術(shù)概述技術(shù)概述 41中美南海撞機(jī)事件 中國外交部長唐家璇2001年4月11日下午在北京接受美國政府向中國人民致歉信時(shí)指出，中方理解美方盼望機(jī)組人員早日回國與親人團(tuán)聚的急切心情，鑒于美國政府已向中國人民致歉，出于人道主義考慮，中國政府決定允許上述人員在履行必要手續(xù)后離境。 北京時(shí)間2001年4月12日早7時(shí)30分，接24名美國肇事飛機(jī)機(jī)組人員回國的美國大陸航空公司飛機(jī)從海南省海口市美蘭機(jī)場(chǎng)起飛。 在中國政府的堅(jiān)持之下，美方已經(jīng)放棄派專家修理小組前往中國修復(fù)飛機(jī)、然后讓EP-3自行飛回美國的要求。中美雙方已經(jīng)達(dá)成原則協(xié)議，由美國租用第三國的大型安-124飛機(jī)將拆卸后的EP-3運(yùn)回

24、。 2001年年7月月3日日美軍EP-3偵察機(jī)“登”上俄運(yùn)輸機(jī)起程回國美國。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 俄羅斯成功試射兩枚導(dǎo)彈 2007年年5月29日，俄羅斯成功試射一枚RS-24洲際彈道導(dǎo)彈和一枚Iskander戰(zhàn)術(shù)短程巡航導(dǎo)彈。RS-24從位于西北阿爾漢格爾斯克地區(qū)的普列謝茨克航天中心的移動(dòng)發(fā)射架發(fā)射。擊中5500千米以外從俄羅斯遠(yuǎn)東堪察加半島發(fā)射的靶彈。軍方消息稱該導(dǎo)彈是“白楊”-M導(dǎo)彈的升級(jí)型，射程可達(dá)10000千米左右，且具有分導(dǎo)多彈頭導(dǎo)彈(MIRV)能力，可攜帶十枚可獨(dú)立命中目標(biāo)的彈頭。有消息稱該導(dǎo)彈將全面替換RS-18和RS-20導(dǎo)彈。也有評(píng)論指出，尚未明確該導(dǎo)

25、彈是新型導(dǎo)彈還是僅僅是合適的舊導(dǎo)彈。 俄羅斯軍方還報(bào)道在阿斯特拉罕地區(qū)一座基地成功試驗(yàn)了一枚Iskander新型巡航導(dǎo)彈，該導(dǎo)彈是適用于Iskander發(fā)射器的新型巡航導(dǎo)彈，從前僅用于戰(zhàn)術(shù)彈道導(dǎo)彈。射程280千米，雷達(dá)規(guī)避彈道，擊中誤差不超過3米?？梢杂行У剡\(yùn)用于打擊包括分離的導(dǎo)彈發(fā)射器在內(nèi)的小目標(biāo)。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 俄羅斯成功試射兩枚導(dǎo)彈 俄羅斯成功試射一枚俄羅斯成功試射一枚“布拉瓦布拉瓦”潛射洲際彈道導(dǎo)潛射洲際彈道導(dǎo)彈彈.俄羅斯軍方6月28日稱，俄羅斯成功進(jìn)行了一次?；揠H彈道導(dǎo)彈試驗(yàn)。此次試射的是一枚新型“布拉瓦”(Bulava，又稱“圓錘”)彈道導(dǎo)彈，試驗(yàn)

26、在俄羅斯西北部沿海的白海進(jìn)行。這枚導(dǎo)彈從“德米特里東斯科伊”號(hào)(Dmitry Donskoi)潛艇上發(fā)射，導(dǎo)彈彈頭進(jìn)入俄羅斯遠(yuǎn)東勘察加半島地區(qū)庫那(Kura)靶場(chǎng)的預(yù)定范圍內(nèi)。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.3 硬件描述語言(VHDL) 用硬件描述語言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前EDA技術(shù)的一個(gè)重要特征。與傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較，硬件描述語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu)化的重要工具。硬件描述語言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征。它的突出優(yōu)點(diǎn)是：語言的公開可利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)

27、；便于設(shè)計(jì)的復(fù)用和繼承等。目前最常用的硬件描述語言有VHDL和Verilog-HDL，它們都已經(jīng)成為IEEE標(biāo)準(zhǔn)。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 3.3.3 VHDL VHDL(Very High Speed Integrated Circuits Hardware Description Language，超高速集成電路硬件描述語言)是美國國防部于20世紀(jì)80年代后期出于軍事工業(yè)的需要開發(fā)的。1984年VHDL被IEEE確定為標(biāo)準(zhǔn)化的硬件描述語言。1994年IEEE對(duì)VHDL進(jìn)行了修訂，增加了部分新的VHDL命令與屬性，增強(qiáng)了系統(tǒng)的描述能力，并公布了新版本的VHDL，即IEEE

28、標(biāo)準(zhǔn)版本1046-1994版本。VHDL已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持，越來越多的硬件設(shè)計(jì)者使用VHDL描述系統(tǒng)的行為。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 VHDL語言涵蓋面廣，抽象描述能力強(qiáng)，支持硬件的設(shè)計(jì)、驗(yàn)證、綜合與測(cè)試。VHDL能在多個(gè)級(jí)別上對(duì)同一邏輯功能進(jìn)行描述，如可以在寄存器級(jí)別上對(duì)電路的組成結(jié)構(gòu)進(jìn)行描述，也可以在行為描述級(jí)別上對(duì)電路的功能與性能進(jìn)行描述。無論哪種級(jí)別的描述，都有賴于優(yōu)良的綜合工具將VHDL描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 VHDLLIBRARY IEEE;USE IEEE.STD_LOGIC

29、_1164.ALL;ENTITY OR2A ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END;ARCHITECTURE OEN OF OR2A ISBEGINC0);ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF CQI0);END IF;END IF;END IF;IF CQI=10 THEN COUT=1;ELSE COUT=0;END IF;CQ=CQI;END PROCESS;END;第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 DATAADATABDATACDATADCOMBOUTLOGIC_CELL_C

30、OMB (0020)DATAADATABDATACDATADCOMBOUTLOGIC_CELL_COMB (0307)DATABDATACDATADCOMBOUTLOGIC_CELL_COMB (003C)DATAADATABDATACDATADCOMBOUTLOGIC_CELL_COMB (1230)DATAADATABDATACDATADCOMBOUTLOGIC_CELL_COMB (0810)DENAQPRE!CLRDENAQPRE!CLRDENAQPRE!CLRDENAQPRE!CLRINCLKOUTCLKCLKCTRLINCLKOUTCLKCLKCTRLEqual031CQI242C

31、QI243CQI244CQI0CQI1CQI2CQ0CQ1CQ2CQ3COUTRESENCLKclkctrlCQI3RESclkctrlCQI245CLK第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 EDA四、波形發(fā)生方式（Generate mode）9、再一次點(diǎn)擊KEY（1），PWG以設(shè)置好的占空比進(jìn)入波形發(fā)生工作方式。HEX5 HEX4將顯示發(fā)生方波的高電平寬度，并且每經(jīng)一秒顯示減1直到01。在期間（mark time），LEDG 亮，LEDR滅；然后HEX5 HEX4以上述高電平工作方式顯示space time（低電平輸出剩余時(shí)間），LEDG滅，LEDR亮。PWG以這種方式不停進(jìn)行高（M

32、ark）低（space）電平轉(zhuǎn)換輸出，直到按KEY（3）復(fù)位按鈕PWG進(jìn)入編程工作方式狀態(tài)。在波形發(fā)生工作方式，HEX6和HEX0滅。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.4VHDL綜合 綜合是按照功能描述和約束條件（例如速度、功耗、電路類型等）給出設(shè)計(jì)方案的過程。綜合可以在不同的層次上進(jìn)行，它可以分為四個(gè)層次：自然綜合，行為綜合、邏輯綜合、版圖綜合。 1）自然綜合就是從自然語言轉(zhuǎn)換到VHDL語言； 2）行為綜合是高層次綜合，相對(duì)于高層次綜合，也將邏輯綜合和版圖綜合稱之為低層次綜合。 3）版圖綜合是實(shí)現(xiàn)版圖的自動(dòng)布局布線，并生成版圖文件； 4）邏輯綜合是給出滿足設(shè)計(jì)的邏輯功能描述和

33、約束條件的邏輯電路，它可以分為組合邏輯電路的綜合和時(shí)序邏輯電路的綜合兩大類； 行為綜合是給出滿足算法級(jí)行為描述的寄存器傳輸級(jí)（RTL）結(jié)構(gòu)描述，它可以縮短設(shè)計(jì)周期，提高設(shè)計(jì)速度，并且可以在不同的設(shè)計(jì)方案中，尋求滿足目標(biāo)集合和約束條件的、花費(fèi)最少的設(shè)計(jì)方案。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.5 基于VHDL的自頂向下設(shè)計(jì)方法 現(xiàn)代EDA技術(shù)的基本特征是采用高級(jí)語言描述，具有系統(tǒng)級(jí)仿真和綜合能力。下面介紹與這些基本特征有關(guān)的幾個(gè)新概念。1“自頂向下”設(shè)計(jì)方法 “自頂向下”的設(shè)計(jì)方法首先從系統(tǒng)級(jí)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語

34、言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰！癟op-down”設(shè)計(jì)方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，提高設(shè)計(jì)的一次成功率，因而在現(xiàn)代EDA系統(tǒng)中被廣泛采用。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管、幾百萬門的電路集成在一個(gè)芯片上。半導(dǎo)體集成電路也由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計(jì)方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“Bottom-up”(自底向上)設(shè)計(jì)方法改變

35、為一種新的“Top-down”(自頂向下)設(shè)計(jì)方法。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由IC工廠投片加工，或者用可編程ASIC(例如CPLD和FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。圖1-1所示為電子系統(tǒng)的兩種不同的設(shè)計(jì)步驟。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 圖1-1 “自頂向下”(左圖)與“自底向上”(右圖)的設(shè)計(jì)行為設(shè)計(jì)Top -down結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)系統(tǒng)分解Bottom -up單元設(shè)計(jì)功能塊劃分子系

36、統(tǒng)設(shè)計(jì)系統(tǒng)總成第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 圖1-2 ASIC設(shè)計(jì)的一般流程第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.5 基于基于VHDL的自頂向下的設(shè)計(jì)方法的自頂向下的設(shè)計(jì)方法1）提出設(shè)計(jì)說明書，用自然語言表達(dá)的功能特點(diǎn)和技術(shù)參數(shù)；2）建立VHDL行為模型：把自然語言轉(zhuǎn)化為VHDL3) VHDL行為仿真：仿真測(cè)試，檢查模擬結(jié)果，修訂完善，與硬件無關(guān)；4) VHDL-RTL級(jí)建模：將VHDL行為模型表達(dá)愛為VHDL行為代碼5）前端功能仿真：VHDL-RTL級(jí)模型仿真，可綜合，與硬件無關(guān)；6）邏輯綜合：用邏輯綜合工具將VHDL行為及描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路；7）測(cè)試向量

37、生成：對(duì)ASIC的功能測(cè)試；8 ）功能仿真：利用獲得的對(duì)象對(duì)ASIC的設(shè)計(jì)系統(tǒng)和字系統(tǒng)的功能進(jìn)行仿真9）結(jié)構(gòu)綜合：將綜合產(chǎn)生的邏輯連接關(guān)系網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)化配置10）門級(jí)時(shí)序仿真：布局后仿真；11）硬件測(cè)試：對(duì)最后完成的硬件系統(tǒng)進(jìn)行檢查和測(cè)試第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1.7 EDA的發(fā)展趨勢(shì) 可編程ASIC已經(jīng)成為當(dāng)今世界上最富吸引力的半導(dǎo)體器件，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中扮演著越來越重要的角色。過去的幾年里，可編程ASIC市場(chǎng)的增長主要來自大容量的可編程邏輯器件CPLD和FPGA，其未來的發(fā)展將呈現(xiàn)以下幾個(gè)方面的趨

38、勢(shì)。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 1為了迎接系統(tǒng)級(jí)芯片時(shí)代，向密度更高、速度更快、頻帶更寬的百萬門方向發(fā)展 電子系統(tǒng)的發(fā)展必須以電子器件為基礎(chǔ)，但并不與之同步，往往系統(tǒng)的設(shè)計(jì)需求更快，因而隨著電子系統(tǒng)復(fù)雜度的提高，可編程ASIC器件的規(guī)模不斷地?cái)U(kuò)大，從最初的幾百門到現(xiàn)在的上百萬門。目前，高密度的可編程ASIC產(chǎn)品已經(jīng)成為主流器件，可編程ASIC已具備了片上系統(tǒng)(System-On-Chip)集成的能力，產(chǎn)生了巨大的飛躍，這也促使著工藝的不斷進(jìn)步，而每次工藝的改進(jìn)，可編程ASIC器件的規(guī)模都將有很大的擴(kuò)展。 由于看好高密度可編程ASIC器件市場(chǎng)前景，各大公司都在紛紛推出自己功能強(qiáng)

39、大的CPLD和FPGA產(chǎn)品。 Xilinx已經(jīng)上市的Virtex FPGA是100萬門系統(tǒng)級(jí)器件，具有SelectRAM、Block、Delay、Lock-Loop以及針對(duì)不同系統(tǒng)的I/O口。其操作速度可達(dá)1 GHz的FPGA，是XC4036XV系列的衍生產(chǎn)品。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 Altera的APEX PLD最初的可編程邏輯門達(dá)40萬門，1999年底達(dá)到100萬門，2000年夏天推出了250萬門PLD器件。APEX采用多種內(nèi)核(Multicore)結(jié)構(gòu)，可提供乘積項(xiàng)內(nèi)核、查詢表內(nèi)核和存儲(chǔ)器內(nèi)核。其設(shè)計(jì)效率高，IP集成容易，可與64位66 MHz的PCI接口兼容。“A

40、PEX已不單單是SOC(系統(tǒng)級(jí)芯片)了，而是SOPC(系統(tǒng)級(jí)可編程芯片)?！钡S后而來的問題是：如何對(duì)如此復(fù)雜的百萬門器件進(jìn)行編程？為此，Altera推出了與過去開發(fā)工具(如MAX)極為不同的新型開發(fā)軟件Quartus。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 Vantis的M4產(chǎn)品系列采用乘積項(xiàng)結(jié)構(gòu)，最大延遲時(shí)間為5.5 ns，宏單元數(shù)從32到256個(gè)不等。M4采用0.35 m技術(shù)，M4A采用0.25 m技術(shù)。M4產(chǎn)品系列主要有三大優(yōu)點(diǎn)：I/O引腳配制靈活，延時(shí)固定，價(jià)格低。 在過去，做百萬門的FPGA的確沒有多大意義。但時(shí)過境遷，今非昔比了，Virtex決不僅僅是百萬門的FPGA，它重

41、新定義了FPGA，是真正的SOC解決方案。 這些高密度、大容量的可編程ASIC的出現(xiàn)，給現(xiàn)代電子系統(tǒng)(復(fù)雜系統(tǒng))的設(shè)計(jì)與實(shí)現(xiàn)帶來了巨大的幫助。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 2向系統(tǒng)內(nèi)可重構(gòu)的方向發(fā)展 系統(tǒng)內(nèi)可重構(gòu)是指可編程ASIC在置入用戶系統(tǒng)后仍具有改變其內(nèi)部功能的能力。采用系統(tǒng)內(nèi)可重構(gòu)技術(shù)，使得系統(tǒng)內(nèi)硬件的功能可以像軟件那樣通過編程來配置，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設(shè)計(jì)和產(chǎn)品性能的改進(jìn)和擴(kuò)充變得十分簡便，還使新一代電子系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性，為許多復(fù)雜信號(hào)的處理和信息加工的實(shí)現(xiàn)提供了新的思路和方法。第第1 1章章 EDAEDA技術(shù)概述

42、技術(shù)概述 按照實(shí)現(xiàn)的途徑不同，系統(tǒng)內(nèi)重構(gòu)可分為靜態(tài)重構(gòu)和動(dòng)態(tài)重構(gòu)兩類。對(duì)基于E2PROM或快速擦寫技術(shù)的可編程器件，系統(tǒng)內(nèi)重構(gòu)是通過在系統(tǒng)編程ISP(In System Programmability)技術(shù)實(shí)現(xiàn)的，它是一種靜態(tài)邏輯重構(gòu)。ISP可編程邏輯器件的工作電壓和編程電壓是相同的，編程數(shù)據(jù)可通過一根編程電纜從PC機(jī)或工作站寫入芯片，設(shè)計(jì)者無需把芯片從電路板上取下就能完成芯片功能的重新構(gòu)造，這給設(shè)計(jì)修改、系統(tǒng)調(diào)試及安裝帶來了極大的方便。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 動(dòng)態(tài)重構(gòu)是指在系統(tǒng)運(yùn)行期間，根據(jù)需要適時(shí)地對(duì)芯片重新配置以改變系統(tǒng)的功能，可由基于SRAM技術(shù)的FPGA實(shí)現(xiàn)。

43、這類器件可以無限次地被重新編程，利用它可以1秒幾次或者1秒數(shù)百次地改變器件執(zhí)行的功能，甚至可以只對(duì)器件的部分區(qū)域進(jìn)行重組，此時(shí)芯片的其他部分仍可正常工作?？删幊藺SIC的系統(tǒng)內(nèi)可重構(gòu)特性有著極其廣泛的應(yīng)用前景，近年來在通信、航天、計(jì)算機(jī)硬件系統(tǒng)、程序控制、數(shù)字系統(tǒng)的測(cè)試診斷等多方面獲得了較好的應(yīng)用。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 3向高速可預(yù)測(cè)延時(shí)器件的方向發(fā)展 可編程ASIC產(chǎn)品能得以廣泛應(yīng)用，與其靈活的可編程性分不開，另一方面時(shí)間特性也是一個(gè)重要的原因。作為延時(shí)可預(yù)測(cè)的器件，可編程ASIC的速度在系統(tǒng)中的作用巨大。當(dāng)前的系統(tǒng)中，由于數(shù)據(jù)處理量的激增，要求數(shù)字系統(tǒng)有大的數(shù)據(jù)吞吐

44、量，加之多媒體技術(shù)的迅速發(fā)展，更多的是圖像的處理，相應(yīng)地要有高速的硬件系統(tǒng)，而高速的系統(tǒng)時(shí)鐘是必不可少的條件。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 可編程ASIC產(chǎn)品如果要在高速系統(tǒng)中占有一席之地，也必然向高速發(fā)展。另外，為了保證高速系統(tǒng)的穩(wěn)定性，可編程ASIC器件的延時(shí)可預(yù)測(cè)性也是十分重要的。用戶在進(jìn)行系統(tǒng)重構(gòu)的同時(shí)，擔(dān)心的是延時(shí)特性會(huì)不會(huì)因重新布線的改變而改變，若改變則將導(dǎo)致系統(tǒng)重構(gòu)的不穩(wěn)定性，這對(duì)龐大而高速的系統(tǒng)而言將是不可想象的，其帶來的損失將是巨大的。因此，為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，可編程ASIC的高速可預(yù)測(cè)延時(shí)也是一個(gè)發(fā)展趨勢(shì)。第第1 1章章 EDAEDA技術(shù)概

45、述技術(shù)概述 4向混合可編程技術(shù)方向發(fā)展 可編程ASIC特有的產(chǎn)品上市快以及硬件可重構(gòu)特性，為電子產(chǎn)品的開發(fā)帶來了極大的方便，它的廣泛應(yīng)用使得電子系統(tǒng)的構(gòu)成和設(shè)計(jì)方法均發(fā)生了很大的變化。但是迄今為止，有關(guān)可編程ASIC的研究和開發(fā)的大部分工作基本上都集中在數(shù)字邏輯電路上，在未來幾年里，這一局面將會(huì)有所改變，模擬電路及數(shù)?；旌想娐返目删幊碳夹g(shù)將得到發(fā)展。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 據(jù)報(bào)道，國外已有幾家公司開展了這方面的研究，并且推出了各自的模擬與數(shù)?；旌闲偷目删幊唐骷?。其中美國加州International Microelectronic Products公司開發(fā)的EPAC(可編

46、程模擬電路)就是一例。這種芯片上的各種模擬電路的功能也是由用戶編程來決定的，如可編程增益放大器、可編程比較器、可編程多路復(fù)用器、可編程數(shù)模轉(zhuǎn)換器、可編程濾波器和跟蹤保持放大器等。 第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 用戶可利用該公司專門提供的開發(fā)工具Analog Magic來完成原型設(shè)計(jì)，確定器件配置，再把設(shè)計(jì)好的配置數(shù)據(jù)存放到芯片上的EEPROM配置存儲(chǔ)器，就可以通過它們?nèi)タ刂苾?yōu)化的模擬開關(guān)，進(jìn)而把芯片上的各種模擬電路互連起來。美國Motorola公司也推出了一種基于開關(guān)電容技術(shù)的現(xiàn)場(chǎng)可編程模擬陣列MPAA020及相應(yīng)的開發(fā)軟件，這種器件也和EPAC一樣，能夠通過編程來實(shí)現(xiàn)一些常用

47、的模擬電路的功能。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 此外，美國Lattice公司在1999年底也新推出了一種基于在系統(tǒng)編程技術(shù)的可編程模擬電路(in-system programmability Programmable Analog Circuits，簡稱ispPAC)，與數(shù)字的在系統(tǒng)可編程ASIC一樣，ispPAC允許設(shè)計(jì)者使用開發(fā)軟件在計(jì)算機(jī)中設(shè)計(jì)、修改模擬電路，進(jìn)行電路特性模擬仿真，最后通過編程電纜將設(shè)計(jì)方案下載至芯片中。它可以實(shí)現(xiàn)三種功能：信號(hào)調(diào)理(對(duì)信號(hào)進(jìn)行放大、衰減、濾波)；信號(hào)處理(對(duì)信號(hào)進(jìn)行求和、求差、積分運(yùn)算)；信號(hào)轉(zhuǎn)換(將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào))。第第1 1章

48、章 EDAEDA技術(shù)概述技術(shù)概述 可以這樣認(rèn)為，可編程模擬ASIC是今后模擬電子電路設(shè)計(jì)的一個(gè)發(fā)展方向，這一技術(shù)的誕生，翻開了模擬電路設(shè)計(jì)的新篇章，使得模擬電子系統(tǒng)的設(shè)計(jì)也和數(shù)字系統(tǒng)設(shè)計(jì)一樣變得簡單易行，從而為模擬電路的設(shè)計(jì)提供了一個(gè)嶄新的途徑，也為電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用開拓了更廣闊的前景。5為了方便用戶設(shè)計(jì)和特殊功能應(yīng)用，向嵌入通用或標(biāo)準(zhǔn)功能模塊方向發(fā)展 下一代的PLD將會(huì)集成通用的功能模塊，為用戶提供單片系統(tǒng)級(jí)集成方案。Lattics基于單元的ispLS16192將模塊化的單口RAM/雙口RAM/FIFO以及寄存器陣列集成在傳統(tǒng)的CPLD中。QuickLogic在這方面走得更遠(yuǎn)，他們新近

49、推出了兩種嵌入標(biāo)準(zhǔn)產(chǎn)品(ESP)：QuickRAM和QuickPIC。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 QuickRAM將高性能的雙口RAM模塊集成在Pasic3FPGA上，該RAM模塊可被配置成不同寬度的RAM/ROM/FIFO，最高工作頻率達(dá)150 MHz，每一塊RAM有1152位且可級(jí)聯(lián)成不同大小的塊；QuickPCI是在一塊芯片上集成了FPGA和全功能的硬線(hardwired)PCI控制器。該P(yáng)CI控制器是工業(yè)級(jí)的，可應(yīng)用于66 MHz、64位和零等待狀態(tài)的PCI接口。 實(shí)際上，ESP等于“可編程邏輯陣列+接口+標(biāo)準(zhǔn)的嵌入功能”。其中，接口一方面用來將標(biāo)準(zhǔn)嵌入功能客戶化，

50、一方面負(fù)責(zé)準(zhǔn)嵌入功能模塊與可編程邏輯陣列之間的通信。簡而言之，ESP是一種軟硬結(jié)合的新技術(shù)，將專門IC和CPLD/FPGA的優(yōu)點(diǎn)集于一身，從方便用戶的設(shè)計(jì)和應(yīng)用來看，ESP不失為一種獨(dú)到的解決方案。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 6為了適應(yīng)全球環(huán)保潮流，向低電壓低功耗的綠色元件方向發(fā)展 集成技術(shù)的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了降低工作電壓的發(fā)展方向。在全球環(huán)保呼聲日益強(qiáng)烈和國際環(huán)保標(biāo)準(zhǔn)ISO14000的推動(dòng)下，半導(dǎo)體制造商紛紛研發(fā)能夠節(jié)省能源的綠色元件。 Philips的XPLA1系列的CPLD就是一個(gè)代表。據(jù)報(bào)道，該綠色CPLD產(chǎn)品家

51、族由22V10、32MC、64MC和128MC等型號(hào)產(chǎn)品組成，是在Philips第二代CPLD基礎(chǔ)上發(fā)展起來的。之所以被稱為綠色器件，是因?yàn)樗鼈兊墓氖且话鉉PLD產(chǎn)品的1/1000。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 但是，很多產(chǎn)品的產(chǎn)量不大或者不允許設(shè)計(jì)時(shí)間過長，這時(shí)只能對(duì)芯片面積或性能作出犧牲，并盡可能采用已有的、規(guī)則結(jié)構(gòu)的版圖。為了爭取時(shí)間和市場(chǎng)，也可采用半定制法，先用最短的時(shí)間設(shè)計(jì)出芯片，在占領(lǐng)市場(chǎng)的過程中再予以改進(jìn)，進(jìn)行二次開發(fā)。因此半定制與全定制兩種設(shè)計(jì)方式的優(yōu)缺點(diǎn)是互補(bǔ)的，設(shè)計(jì)人員可根據(jù)不同的要求選擇合適的設(shè)計(jì)方法。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 20世

52、紀(jì)80年代中期出現(xiàn)了復(fù)雜可編程邏輯器件。復(fù)雜可編程邏輯器件是ASIC的一個(gè)重要分支，它是一種已完成了全部工藝制造，可直接從市場(chǎng)上購得的產(chǎn)品，用戶只要對(duì)它編程就可實(shí)現(xiàn)所需要的電路功能，所以稱它為可編程ASIC。以上介紹的兩類ASIC芯片都必須到IC廠家去加工制造才能完成，而采用可編程邏輯器件，設(shè)計(jì)人員在實(shí)驗(yàn)室即可設(shè)計(jì)和制造出芯片，而且可反復(fù)編程，修改錯(cuò)誤，這就大大地方便了設(shè)計(jì)者。 可編程邏輯器件發(fā)展到今天，其規(guī)模越來越大，功能越來越強(qiáng)，價(jià)格越來越便宜，相配套的EDA軟件越來越完善，因而深受設(shè)計(jì)人員的喜愛。目前，在電子系統(tǒng)的開發(fā)階段的硬件驗(yàn)證過程中，一般都采用可編程邏輯器件，以期盡快開發(fā)產(chǎn)品，迅速

53、占領(lǐng)市場(chǎng)。等大批量生產(chǎn)時(shí)，再根據(jù)實(shí)際情況轉(zhuǎn)換成前面三種方法中的一種進(jìn)行“再設(shè)計(jì)”。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 與早期的電子CAD軟件相比，EDA軟件的自動(dòng)化程度更高，功能更完善，運(yùn)行速度更快，而且操作界面友好，有良好的數(shù)據(jù)開放性和互換性，即不同廠商的EDA軟件可相互兼容。因此，EDA技術(shù)很快在世界各大公司、企業(yè)和科研單位得到了廣泛應(yīng)用，并已成為衡量一個(gè)國家電子技術(shù)發(fā)展水平的重要標(biāo)志。 EDA技術(shù)的范疇?wèi)?yīng)包括電子工程師進(jìn)行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計(jì)算機(jī)提供的各種輔助工作。從一個(gè)角度看，EDA技術(shù)可粗略分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)三個(gè)層次的輔助設(shè)計(jì)過程；從另一個(gè)角度來看，EDA技術(shù)應(yīng)包括電子電路設(shè)計(jì)的各個(gè)領(lǐng)域，即從低頻電路到高頻電路，從線性電路到非線性電路，從模擬電路到數(shù)字電路，從分立電路到集成電路的全部設(shè)計(jì)過程。第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述 3邏輯綜合優(yōu)化 邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計(jì)自動(dòng)翻譯成門級(jí)邏輯的電路描述，做到了設(shè)計(jì)與工藝的獨(dú)立。優(yōu)化則是對(duì)于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目