數(shù)字頻率計(jì)EDA

1、 EDA課程設(shè)計(jì) 摘要 在電子技術(shù)領(lǐng)域中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案以及測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法，周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本文闡述了用VHDL語言設(shè)計(jì)了一個(gè)簡單的數(shù)字頻率計(jì)的過程。關(guān)鍵詞：周期；EDA；VHDL；數(shù)字頻率計(jì)；波形仿真第 0 頁目錄一

2、、緒論1 1.1 設(shè)計(jì)內(nèi)容11.2 設(shè)計(jì)方案11.3 設(shè)計(jì)目的1二、設(shè)計(jì)原理2三、具體內(nèi)容33.1 測(cè)頻控制信號(hào)33.2 計(jì)數(shù)器43.3 鎖存器63.4 掃描譯碼驅(qū)動(dòng)73.5數(shù)碼管顯示9四、運(yùn)行結(jié)果9五、心得體會(huì)10參考文獻(xiàn)10附錄A VHDL程序12附錄B 控制方式管腳列表19附錄C 電路原理圖20一、緒論1.1 設(shè)計(jì)內(nèi)容 此次EDA基礎(chǔ)課程設(shè)計(jì)中使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開發(fā)板設(shè)計(jì)和仿真一個(gè)數(shù)字頻率計(jì)，對(duì)1Hz250KHz 的脈沖進(jìn)行頻率測(cè)量，采用等精度測(cè)量，即在所測(cè)量的整個(gè)頻段內(nèi)部，均可實(shí)現(xiàn)相同精度的測(cè)量，即測(cè)量精度與頻

3、率無關(guān)，測(cè)得結(jié)果在數(shù)碼管上顯示，并設(shè)計(jì)相應(yīng)的功能按鍵。1.2 設(shè)計(jì)方案此次EDA課程設(shè)計(jì)采用現(xiàn)場可編程門陣列(FPGA)為控制核心，利用VHDL語言編程，下載燒制實(shí)現(xiàn)。本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個(gè)頻率計(jì)，系統(tǒng)時(shí)鐘選擇核心板上的50M的時(shí)鐘，將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便，并且選用EP3C40F780C8芯片，由50M晶振體產(chǎn)生時(shí)鐘信號(hào)，開關(guān)做為相應(yīng)的功能按鍵。1.3 設(shè)計(jì)目的 (1) 了解等精度測(cè)頻的方法和原理； (2) 掌握如何在FPGA內(nèi)部設(shè)計(jì)多種功能模塊； (3) 掌

4、握VHDL在測(cè)量模塊設(shè)計(jì)方面的技巧。二、設(shè)計(jì)原理  頻率，是指一秒內(nèi)信號(hào)變化的次數(shù)，也就是每秒接受信號(hào)脈沖的次數(shù)。信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，然后把時(shí)鐘分頻為高電平為1s的使能信號(hào)。計(jì)數(shù)器1s內(nèi)計(jì)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即待測(cè)信號(hào)的頻率。使能時(shí)間可以根據(jù)需要取值，大于或小于1 s都可以。使能時(shí)間越長，得到的頻率值就越準(zhǔn)確，但使能時(shí)間越長，則每測(cè)一次頻率的間隔就越長。使能時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)的關(guān)鍵組成部分包

5、括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，因?yàn)闇y(cè)量區(qū)間是在1Hz與250KHz之間，所以八位數(shù)碼管點(diǎn)亮，但最高顯示到第六位為止，下圖數(shù)碼管為可現(xiàn)實(shí)有用數(shù)字?jǐn)?shù)碼管。 鎖存器計(jì)數(shù)器測(cè)頻控制信號(hào)發(fā)生DAICE信號(hào) 使能50M控制CLR掃描譯碼電路三、具體內(nèi)容3.1 測(cè)頻控制信號(hào)測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生測(cè)量頻率的控制時(shí)序是最初的，也是整個(gè)程序的核心內(nèi)容。控制信號(hào)CLK取為50MHz（為系統(tǒng)時(shí)鐘電路信號(hào)）。分頻后就是一個(gè)周期為1s的信號(hào)CLK1，再分頻后就是一個(gè)脈寬為1s（即500Hz）的信號(hào)CLK3，用來作為計(jì)數(shù)閘門信號(hào)使能信號(hào)。當(dāng)CLK3為高電平時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；當(dāng)CLR為低電平

6、時(shí)，計(jì)數(shù)器清零，控制信號(hào)CLK分頻為1KHz(同時(shí)是CLK2掃描信號(hào)），再把鎖存信號(hào)CLK2二分頻產(chǎn)生一個(gè)500Hz的信號(hào)（即鎖存信號(hào)）。CLR為控制開關(guān)，當(dāng)它為高電平時(shí)，分頻器才開始工作，當(dāng)它為低電平時(shí)，分頻器是停止分頻。 程序如下：PROCESS ( CLK1 ) VARIABLE A :STD_LOGIC_VECTOR(25 DOWNTO 0); BEGIN IF (CLR='1')THEN IF CLK'EVENT AND CLK = '1' THEN IF A="10111110101111000010000000" THE

7、N A:="00000000000000000000000000" CLK1<='0' ELSE CLK1<='1' A:=A+1; END IF; END IF; END IF; END PROCESS; PROCESS ( CLK3 ) BEGIN IF CLK1'EVENT AND CLK1='1' THEN CLK3<=NOT CLK3; END IF ; END PROCESS; PROCESS ( CLK2 ) VARIABLE B : STD_LOGIC_VECTOR(12 DOWNTO

8、 0); BEGIN IF (CLR='1')THEN IF CLK'EVENT AND CLK = '1' THEN IF B="1001110001000" THEN B:="0000000000000" CLK2<= '0' ELSE CLK2<= '1'B:=B+1; END IF; END IF; END IF; END PROCESS; PROCESS ( LOAD ) BEGIN IF CLK2'EVENT AND CLK2='1'

9、THEN LOAD<=NOT LOAD; END IF ; END PROCESS; 這里通過分頻器分頻出來的信號(hào)CLK2為1KHz，是1ms，同時(shí)作為掃描頻率，為何選擇1KHz，會(huì)在掃描模塊處解釋。3.2 計(jì)數(shù)器計(jì)數(shù)器以待測(cè)信號(hào)DAICE作為時(shí)鐘，在使能清零信號(hào)CLK3=0到來時(shí)，清零，DAICE為高電平時(shí)開始計(jì)數(shù)。此次EDA課程設(shè)計(jì)的計(jì)數(shù)器計(jì)數(shù)最大值是999999，即六位顯示，八位可亮。程序如下：PROCESS(DAICE) BEGINIF(DAICE'EVENT AND DAICE='1')THEN IF (CLK3='0') THEN HD

10、<="0000" WD<="0000" QD<="0000" BD<="0000" SD<="0000" GD<="0000" ELSIF (CLK3='1') THEN F(GD="1001")THEN IF(SD="1001")THEN IF(BD="1001")THEN IF(QD="1001")THEN IF(WD="1001&

11、quot;)THEN IF(HD="1001")THEN GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<="0000" HD<="0000" ELSE GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<="000

12、0" HD<=HD+1; END IF; ELSE GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<=WD+1; END IF; ELSE GD<="0000" SD<="0000" BD<="0000" QD<=QD+1; END IF; ELSE GD<="0000" SD<="0000"

13、; BD<=BD+1; END IF; ELSE GD<="0000" SD<=SD+1; END IF; ELSE GD<=GD+1; END IF; END IF; END IF; END PROCESS;3.3 鎖存器計(jì)數(shù)器的計(jì)數(shù)值被24位鎖存器存起來（即鎖存信號(hào)LOAD上升沿），可由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。設(shè)置鎖存器的好處在于顯示數(shù)據(jù)的穩(wěn)定，不因清零信號(hào)周期性的作用而不斷閃爍，導(dǎo)致讀數(shù)困難。寄存器是在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測(cè)量值保存起來，這樣在計(jì)數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)

14、行更新，其輸出將作為動(dòng)態(tài)掃描電路的輸入。 程序如下：PROCESS(DOUT) BEGIN DIN<=HD&WD&QD&BD&SD&GD; IF LOAD'EVENT AND LOAD='1'THEN IF CLK3='1' THEN DOUT<=DIN; END IF;END IF;END PROCESS;3.4 掃描譯碼驅(qū)動(dòng)采用動(dòng)態(tài)顯示方式，每一個(gè)脈沖時(shí)刻只能有一個(gè)數(shù)碼管點(diǎn)亮。譯碼器是對(duì)計(jì)數(shù)器的計(jì)數(shù)值進(jìn)行譯碼顯示，由寄存器、動(dòng)態(tài)掃描電路和譯碼驅(qū)動(dòng)電路組成。同時(shí)，采用掃描方式來實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示

15、，控制好數(shù)碼管之間的延遲時(shí)間相當(dāng)重要。LED數(shù)碼管每秒導(dǎo)通16次以上，人眼就無法LED數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的（其實(shí)LED數(shù)碼管是以一定頻率在閃動(dòng)的）。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)長ED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。程序如下：PROCESS(CLK2) BEGIN IF RISING_EDGE(CLK2) THENIF SEL=7 THEN SEL <="000" ELSE SEL<=SEL+1;END IF;END IF;END PROCESS; PROCESS(SEL)BEGINCASE SEL ISWHEN "111&q

16、uot;=> DATAOUT<=DOUT(3 DOWNTO 0);WHEN "110"=> DATAOUT<=DOUT(7 DOWNTO 4);WHEN "101"=> DATAOUT<=DOUT(11 DOWNTO 8); WHEN "100"=> DATAOUT<=DOUT(15 DOWNTO 12); WHEN "011"=> DATAOUT<=DOUT(19 DOWNTO 16); WHEN "010"=> DATAOUT

17、<=DOUT(23 DOWNTO 20); WHEN "001"=> DATAOUT<="0000" WHEN "000"=> DATAOUT<="0000"WHEN OTHERS =>NULL;END CASE;END PROCESS;注意，此處將CLK2做為掃描時(shí)鐘，SEL為8個(gè)數(shù)碼管的位選信號(hào)，高電平有效，DOUT為輸入的鎖存信號(hào)，DATAOUT為選中的信號(hào)輸出。掃描頻率過低數(shù)碼管會(huì)出現(xiàn)閃爍的現(xiàn)象，頻率過高則亮度不夠甚至無法看清顯示數(shù)字，所以一般為幾毫秒，如1ms，即1KH

18、z。如果不夠亮，可以適當(dāng)增大時(shí)間間隔。但是，從點(diǎn)亮第一個(gè)數(shù)碼管到最后一只數(shù)碼管點(diǎn)亮，整個(gè)過程最好別超過20ms，即500Hz，否則會(huì)閃爍。在點(diǎn)亮下一個(gè)數(shù)碼管之前，需要斷開前一個(gè)數(shù)碼管，否則會(huì)出現(xiàn)顯示混亂的情況。3.5數(shù)碼管顯示采用8個(gè)共陰極數(shù)碼管來顯示待測(cè)頻率的數(shù)值，顯示范圍從099 9999。程序如下：PROCESS(DATAOUT) BEGINCASE DATAOUT IS WHEN "0000" => D_OUT<="00111111" -0 WHEN "0001" => D_OUT<="000

19、00110" -1 WHEN "0010" => D_OUT<="01011011" -2 WHEN "0011" => D_OUT<="01001111" -3 WHEN "0100" => D_OUT<="01100110" -4 WHEN "0101" => D_OUT<="01101101" -5 WHEN "0110" => D_OUT<

20、="01111101" -6 WHEN "0111" => D_OUT<="00000111" -7 WHEN "1000" => D_OUT<="01111111" -8 WHEN "1001" => D_OUT<="01101111" -9 WHEN OTHERS =>NULL; END CASE; END PROCESS;四、運(yùn)行結(jié)果 軟件編譯完全正確后，把程序下載至EP3C40F780C8芯片中。八位可亮，

21、六位顯示，測(cè)量范圍是1Kz到250KHz。 實(shí)驗(yàn)結(jié)果：10Hz、1KHz、10KHz 五、心得體會(huì)此次EDA基礎(chǔ)課程設(shè)計(jì)讓我們體味到設(shè)計(jì)電路、設(shè)計(jì)程序，運(yùn)用VHDL語言過程中的酸甜苦辣。自己動(dòng)手設(shè)計(jì)是每個(gè)成為電子工程師的前提，這次課程設(shè)計(jì)正好給我們提供了一個(gè)應(yīng)用自己所學(xué)知識(shí)的機(jī)會(huì)，從到各種書籍以及網(wǎng)絡(luò)查找資料到對(duì)電路的設(shè)計(jì)對(duì)電路的調(diào)試再到程序的編寫，一直到最后電路的成型，都對(duì)我所學(xué)的知識(shí)進(jìn)行了檢驗(yàn)。在課設(shè)過程中發(fā)現(xiàn)了以前學(xué)的數(shù)字電路的知識(shí)掌握的不牢。同時(shí)在設(shè)計(jì)的過程中，遇到了一些以前沒有見到過的元件，但是通過查找資料來學(xué)習(xí)這些元件的功能和使用。制作過程是一個(gè)考驗(yàn)人耐心的過程，不能有絲毫的急躁，

22、馬虎，對(duì)程序的編寫要一步一步來，不能急躁，因?yàn)槭窃陔娔X上調(diào)試，比較慢，又要求我們有一個(gè)比較正確的調(diào)試方法，像把頻率調(diào)準(zhǔn)等等。這又要我們要靈活處理，在不影響試驗(yàn)的前提下可以加快進(jìn)度。合理的分配時(shí)間。在設(shè)計(jì)控制電路的時(shí)候，我們可以連接譯碼顯示和計(jì)數(shù)電路，這樣就加快了完成的進(jìn)度。最重要的是要熟練地掌握課本上的知識(shí)，這樣才能對(duì)試驗(yàn)中出現(xiàn)的問題進(jìn)行分析解決。在整個(gè)課程設(shè)計(jì)完后，總的感覺是：有收獲。以前上課都是上一些最基本的東西而現(xiàn)在卻可以將以前學(xué)的東西作出有實(shí)際價(jià)值的東西。在這個(gè)過程中，我的確學(xué)得到很多在書本上學(xué)不到的東西。同時(shí)也遇到了不少的挫折，有時(shí)遇到了一個(gè)錯(cuò)誤怎么找也找不到原因所在，找了老半天結(jié)果

23、卻是接頭的方向接錯(cuò)了。在學(xué)習(xí)中的小問題在課堂上不可能犯，在動(dòng)手的過程中卻很有可能犯。特別是在親自編寫掃描程序時(shí)，一不小心就會(huì)犯錯(cuò)，而且很不容易檢查出來。但現(xiàn)在回過頭來看，還是挺有成就感的。我的動(dòng)手能力又有了進(jìn)一步的提高，我感到十分的高興。鞏固了課堂上所學(xué)到的理論性的知識(shí)，對(duì)VHDL語言有了更深一層的理解，熟練地掌握了PROTUS軟件的應(yīng)用。通過緊張有序的設(shè)計(jì)實(shí)踐，我覺得自己的動(dòng)手能力有了很大的提高;自信心也增強(qiáng)了.在課程設(shè)計(jì)中自己動(dòng)腦子解決遇到的問題，書本上的知識(shí)有了用武之地，這又鞏固和深化了自己的知識(shí)結(jié)構(gòu)。參考文獻(xiàn)1 閻石 主編，數(shù)字電子技術(shù)基礎(chǔ)，高等教育出版社，19982 譚會(huì)生等主編，E

24、DA技術(shù)及應(yīng)用，西安電子科技大學(xué)出版社，20043 潘松、黃繼業(yè)編著,EDA技術(shù)實(shí)用教程（第三版），科學(xué)出版社 ,20104SOPCIIEDA實(shí)驗(yàn)指導(dǎo)書（第二版）5SOPCII使用手冊(cè)（第二版)附錄A VHDL程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZHANGJIAN IS PORT (CLK:IN STD_LOGIC; DAICE:IN STD_LOGIC; CLR :IN STD_LOGIC; SEL: BUFFER STD_LOGIC_VECTOR(2 DOWN

25、TO 0); D_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ZHANGJIAN;ARCHITECTURE ART OF ZHANGJIAN IS SIGNAL CLK1:STD_LOGIC; SIGNAL CLK3:STD_LOGIC; SIGNAL LOAD:STD_LOGIC; SIGNAL CLK2:STD_LOGIC; SIGNAL GD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL SD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BD:STD_LOGIC_VECTOR(3 DOWNT

26、O 0);SIGNAL QD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL WD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DIN:STD_LOGIC_VECTOR(23 DOWNTO 0);SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0);SIGNAL DATAOUT:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS ( CLK1 ) VARIABLE A :STD_LOGIC_VECTOR

27、(25 DOWNTO 0); BEGIN IF (CLR='1')THEN IF CLK'EVENT AND CLK = '1' THEN IF A="10111110101111000010000000" THEN A:="00000000000000000000000001" CLK1<='0' ELSE CLK1<='1' A:=A+1; END IF; END IF; END IF; END PROCESS; PROCESS ( CLK3 ) BEGIN IF C

28、LK1'EVENT AND CLK1='1' THEN CLK3<=NOT CLK3; END IF ; END PROCESS; PROCESS ( CLK2 ) VARIABLE B : STD_LOGIC_VECTOR(12 DOWNTO 0); BEGIN IF (CLR='1')THEN IF CLK'EVENT AND CLK = '1' THEN IF B="1001110001000" THEN B:="0000000000000" CLK2<= '0&#

29、39; ELSE CLK2<= '1'B:=B+1; END IF; END IF; END IF; END PROCESS; PROCESS ( LOAD ) 500HZ BEGIN IF CLK2'EVENT AND CLK2='1' THEN LOAD<=NOT LOAD; END IF ; END PROCESS; PROCESS(DAICE) BEGIN IF(DAICE'EVENT AND DAICE='1')THEN IF (CLK3='0') THEN HD<="0000

30、" WD<="0000" QD<="0000" BD<="0000" SD<="0000" GD<="0000" ELSIF (CLK3='1') THEN IF(GD="1001")THEN IF(SD="1001")THEN IF(BD="1001")THEN IF(QD="1001")THEN IF(WD="1001")THEN IF(

31、HD="1001")THEN GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<="0000" HD<="0000" ELSE GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<="0000" HD<

32、=HD+1; END IF; ELSE GD<="0000" SD<="0000" BD<="0000" QD<="0000" WD<=WD+1; END IF; ELSE GD<="0000" SD<="0000" BD<="0000" QD<=QD+1; END IF; ELSE GD<="0000" SD<="0000" BD<=BD+1;

33、 END IF; ELSE GD<="0000" SD<=SD+1; END IF; ELSE GD<=GD+1; END IF; END IF; END IF; END PROCESS; PROCESS(DOUT) BEGIN DIN<=HD&WD&QD&BD&SD&GD; IF LOAD'EVENT AND LOAD='1'THEN IF CLK3='1' THEN DOUT<=DIN; END IF; END IF; END PROCESS; PROCESS(

34、CLK2) BEGIN IF RISING_EDGE(CLK2) THEN IF SEL=7 THENSEL <="000"ELSE SEL<=SEL+1; END IF; END IF; END PROCESS; PROCESS(SEL) BEGIN CASE SEL IS WHEN "111"=> DATAOUT<=DOUT(3 DOWNTO 0); WHEN "110"=> DATAOUT<=DOUT(7 DOWNTO 4); WHEN "101"=> DATAOUT

35、<=DOUT(11 DOWNTO 8); WHEN "100"=> DATAOUT<=DOUT(15 DOWNTO 12); WHEN "011"=> DATAOUT<=DOUT(19 DOWNTO 16); WHEN "010"=> DATAOUT<=DOUT(23 DOWNTO 20); WHEN "001"=> DATAOUT<="0000" WHEN "000"=> DATAOUT<="0000&