第5章發(fā)射極耦合邏輯(ECL)電路

1、5. 1 ECL門電路的工作原理5. 2 ECL電路的邏輯擴(kuò)展5. 3 ECL電路的版圖設(shè)計(jì)特點(diǎn)TTL電路釆用多發(fā)射極晶體管作為輸入級(jí)，借助它對(duì) 電流的反抽作用，加速晶體管基區(qū)和集電區(qū)存儲(chǔ)電荷的 釋放，從而大大提高了電路的開關(guān)速度；STTL和ASTTL 電路釆用肖特基箝位晶體管和新工藝，抑制了晶體管的 過(guò)飽和及寄生電容，使開關(guān)速度進(jìn)一步提高，但它們?nèi)?沒(méi)能完全擺脫“飽和”這一狀態(tài)。為適應(yīng)數(shù)字系統(tǒng)超高速的需求，人們從非飽和形式對(duì) 開關(guān)電路進(jìn)行研究，1962年摩托羅拉公司制成第一個(gè)電 流型邏輯電路即發(fā)射極耦合邏輯(ECL)集成電路。其工 作時(shí)晶體管在放大和截止兩個(gè)狀態(tài)間轉(zhuǎn)換，不進(jìn)入飽和 區(qū)，這從線

2、路結(jié)構(gòu)和設(shè)計(jì)上根除了 TTL/STTL電路中晶體 管由飽和到截止轉(zhuǎn)換時(shí)所需釋放超量存儲(chǔ)電荷的時(shí)間， 加上各點(diǎn)電平變化幅度小，也沒(méi)有STTL因釆用SBD箝位 帶來(lái)的附加寄生電容，因而ECL電路的速度;很高，其平 均延時(shí)可達(dá)幾納秒甚至亞納秒數(shù)量級(jí)。從某種意義上說(shuō)，ECL電路開關(guān)速度的提高，是以犧 牲功耗換取的，它空載時(shí)每門平均功宛為25mW左右， 比TTL(lOmW)要大。近年來(lái)經(jīng)過(guò)改進(jìn)電路結(jié)構(gòu)和采用新 工藝，目前的平均延遲時(shí)間在亞納秒數(shù)量級(jí)的單元電 路功耗可降至幾毫瓦的數(shù)量級(jí)，使ECL電路成為數(shù)字系 統(tǒng)中無(wú)以匹敵的重要角色。與其他數(shù)字電路一樣，ECL電路的邏輯功能基礎(chǔ)也可歸結(jié)為基本門電路的工作過(guò)

3、程。ECL電路中的基 或/或引o本章以ECL1OK(國(guó)內(nèi)為E1OK)系列中的或 /或非門為例，首先對(duì)ECL電路的基本門電路進(jìn)行分析,接著討論ECL電路的邏輯擴(kuò)展及版圖設(shè)計(jì)。dBAClT 7iEXT>245C尺190?n2200嶺n9E7 氏7 Y4Q9 1 Z©4.D DMvor g A + B %>r = A 十 B電流開關(guān)1 ECL電路的基本門-射扱輸出器參考電壓頹惑/或非門電路ECL電路的核心部 分，其申Q2為定偏 管，從Vc2Vci獲 j需或/或非輸出。為定偏管Q2提供固定的基極偏置電壓。射極開路的射極輸 出器作為輸出級(jí)， 以解決輸入與輸出 j電平的匹配問(wèn)題。&#

4、39;壬云EXT：KrciiAQ%E電流開關(guān)Rp so*aRp 5OkOg245n|22 on-ikn參考電壓源90 7H4. 98kfl |5= A +B o = A+B射板輸出器 圖5d ECL電路的基本門或/或非門電路射極耦合電流開關(guān)實(shí)際上是一個(gè)一邊為固定輸入Vbb，另一邊為大信多輸入端的射極耦合差分級(jí)，其工作原理跟單端輸入、雙端輸出的差分放大器非常類似，但它只 對(duì)信號(hào)起傳遞作用。因?yàn)镽e»Rc1, RC2,所以負(fù)反饋很強(qiáng)，不僅使ECL電路 輸入阻抗很高，而且使晶體管穩(wěn)定可靠地工作在放大區(qū)。Rp是由基區(qū)溝道電阻做成的輸入下拉電阻，為輸入晶體 管的反向漏電提供通路，并保證了不用的

5、輸入端固定在ext>A24501» r190 7D 1r屆1QRq4. 98kQ Dj；d2!50kn22 on 奎考電壓源圖51 ECL電路的基本門或/或非門電路Usokn.丫 779門Q* Vg-E 電流開關(guān)射扳輸出器n-or = A +B a 說(shuō)r = A+B一般ECL電路推薦使用負(fù)電源Vee5.2V, Qh Q2的集電極直 接對(duì)地輸出(Vcc = 0),這種接法使電路速度很快，交流性能好， 且以“地"作為參考電平最為穩(wěn)定。其典型的邏輯低電平Vol = -1.75V,邏輯高電平VOH=-0. 924V,而VBB = -1.29V,為邏輯電 平的中間值。電路工作的

6、全過(guò)程是：當(dāng)輸入匕由一1. 75V變?yōu)橐?924V,或說(shuō)輸入A或輸入B由 0變?yōu)?時(shí),Uc】由0V變?yōu)橐?0.98V,或說(shuō)由1變?yōu)?,即輸入管起了反相器作用，從輸入 管的輸出端Uci可以獲得A + B。而Uc2由一098V變?yōu)?V,或說(shuō)0變?yōu)?,即定偏管Q?是 同相輸出，從卩°可獲得A+B。<：BACK NEXT>6 II電流開關(guān)！參考電壓源!射扱輸出器圖5. 1 ECL電路的基本門或/或非門電路電流流通的情況是：當(dāng)Vi由0變?yōu)?時(shí)，輸入管導(dǎo)通， Q2管截止，電流応全部流經(jīng)輸入管。當(dāng)Vi由1變?yōu)?時(shí)， Q2管導(dǎo)通，輸入管截止，電流応全部流經(jīng)Q2管。兩種情 況下電流応差別不

7、大，相當(dāng)于一個(gè)恒流源。此電路的作用相當(dāng)于一個(gè)電流開關(guān)，時(shí)而把電流撥給輸入管，時(shí)而又把電流撥給Q2管。這就是所謂電流型開 關(guān)邏黑電路的由來(lái)。但它們前輸出高、低電平比輸入高、 低電平約高0. 8V。<BACKNEXT>低電平比輸入高、低電平約高0. 8V,（2）進(jìn)行電平位移。射極輸出器Q3. Q4的作用:保持輸出相位不變、 邏輯關(guān)系不變。由于電流開關(guān)的輸出高.所以電流開關(guān)的輸出不能直接作為下一級(jí)ECL電路的輸入,W然會(huì)引起邏輯錯(cuò)誤。經(jīng)射隨器位移一個(gè)Vbe后，可以獲得ECL標(biāo)準(zhǔn)邏 輯電平，使前級(jí)的輸出電平和后級(jí)的輸入電平數(shù)值匹配。提高負(fù)載能力.擴(kuò)大邏輯功能等。由于射隨器的輸入阻抗高（約6

8、kQ）.輸出阻抗低（約7Q），它 不僅起到了緩沖.隔離和電流放大的作用，而且增大了電路的負(fù)載能力。射極開路輸出形式擴(kuò)大了邏輯功能，也為驅(qū)動(dòng)傳輸線提供了方便。因?yàn)樯潆S器有大電流輸出，所以釆用單獨(dú)接地，以防 止與電路其他部分之間的串?dāng)_。"I< BACK NEXT>參考電壓源雖不是ECL電路 的主要部分，但卻決定著電 路邏輯電平的位置.閾值電 壓和抗干擾能力，特別在電 路工作于超高速的情況下， 這些問(wèn)題尤為突出。RciZ20fl245。R1/?】907HQ?R? 50knu電流開關(guān)Rj s.iknI R< I 4.98kH 佝* bIWorbA+B o K)r=A+B射根

9、輸岀器由差放的分析可知，定偏管的基極電位Vbb值確定以后，電路 的輸入高.低電平值分別為VIH-VBB>4Vt, VirVBB<- 4Vt,電路的 輸出電平及邏輯電平值也就確定了。如果由于某種原因造成參考 電壓值發(fā)生變化，那么，雖然有同樣的邏輯電平輸入，輸出電平 卻將發(fā)生相應(yīng)的變化。例如當(dāng)0電平輸入時(shí)，輸入管截止而定偏 管導(dǎo)通。如果因某種原因Vbb變低（但高于0電平），此時(shí)流經(jīng)定偏 管的射極電流將隨之變小，使Vc2升高，結(jié)果造成“或”端輸出 的0電平變高，如果所增高的電壓值過(guò)大，甚至可使下一級(jí)電路 出現(xiàn)錯(cuò)誤動(dòng)作。因此，如何從參考電源中取得合適.穩(wěn)定的參考 半空對(duì)于抗干擾能力較低的E

10、CL電路來(lái)說(shuō)，是一個(gè)很重辱的問(wèn)<B ACK NEX T'>-ECL電路所取的參考電壓與邏輯電平具有如圖5. 2所 示的關(guān)系：輸出高電平VOH= Vqe輸出低電平Vol=-2Vbe邏輯擺幅 Vl = Voh Vol V 3E固定參考偏壓V bb V on *Ubeg參考電壓取在高、低電平的中心，可使髙、低電平的噪聲 容限基本相等亨使電路在全工作溫度范圍內(nèi)噪聲容限的變化 不至于太大。-4vbe斥B =_ 2"'"BE OL =-2%e s-vt圖5. 2 ECL電路中的各相對(duì)電平<BACK NEXT>N0 Oj O2 = (Ai + B) (A2 + B2)j2JCL電路的邏輯擴(kuò)展”N 二 N + N? = A+ Bl + % + B2 = (A【+ BJ (Az + BJQ圖5. 3 具有多個(gè).或”和靛或非”端輸岀的ECL電路圖5. 4 或與非/或與門電路>1DEFB2<_BACK NEXTJ>*7CL電路的版圖設(shè)計(jì)特點(diǎn)ECL電路版圖設(shè)計(jì)的 一般原則和步驟與TTL 電路是一樣的，但因 為ECL電路是高速數(shù)字 電路，所以在版圖