各種電平標(biāo)準(zhǔn)的討論(TTL,ECL,PECL,LVDS,CMOS,CML)

1、ECL電路是射極耦合邏輯（Emitter Couple Logic）集成電路的簡稱與TTL電路不同，ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài)所以，ECL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度 這種電路的平均延遲時(shí)間可達(dá)幾個(gè)毫微秒甚至亞毫微秒數(shù) 量級,這使得ECL集成電路在高速和超高速數(shù)字系統(tǒng)中充當(dāng)無以匹敵的角色。ECL 電路的邏輯擺幅較?。▋H約 0.8V ，而 TTL 的邏輯擺幅約為 2.0V ），當(dāng) 電路從一種狀態(tài)過渡到另一種狀 態(tài)時(shí)，對寄生電容的充放電時(shí)間將減少，這也是 ECL電路具有高開關(guān)速度的重要原因。但邏輯擺幅小，對抗干擾能力不利。由于單元門的開關(guān)管對是輪流導(dǎo)通的，對整個(gè)電路來講

2、沒有“截止”狀態(tài)，所 以單元電路的功耗較大。從電路的邏輯功能來看， ECL 集成電路具有互補(bǔ)的輸出，這意味著同時(shí)可以獲 得兩種邏輯電平輸出，這將大大簡化邏輯系統(tǒng)的設(shè)計(jì)。ECL 集成電路的開關(guān)管對的發(fā)射極具有很大的反饋電阻，又是射極跟隨器輸出， 故這種電路具有很 高的輸入阻抗和低的輸出阻抗。射極跟隨器輸出同時(shí)還具有對邏 輯信號的緩沖作用。在通用的電子器件設(shè)備中，TTL和CMOS!路的應(yīng)用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復(fù)雜，傳輸?shù)臄?shù)據(jù)量越來越大，實(shí)時(shí)性要求越來越高，傳輸距離越來越長的發(fā)展趨勢，掌握高速數(shù) 據(jù)傳輸?shù)倪壿嬰娖街R和設(shè)計(jì)能力就顯得更加迫切了。1 幾種常用高速邏輯電平1.1LVDS 電平L

3、VDS （Low Voltage Differe ntial Sig nal）即低電壓差分信號，LVDS 接口又稱 RS644總線接口，是 20世紀(jì) 90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS的典型工作原理如圖 1所示。最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS 的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線對的電流源組成，電流通常為3.5 mA LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的大部分電流都流過100 Q的匹配電阻，并在接收器的輸入端產(chǎn)生大約350 mV 的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯“1”和邏輯“ 0”狀態(tài)。LVDS 技術(shù)在兩個(gè)標(biāo)準(zhǔn)中被定義：

4、ANSI/TIA/EIA644 （1995年11月通過）和IEEE P1596.3（1996年3月通過）。這兩個(gè)標(biāo)準(zhǔn)中都著重定義了LVDS的電特性，包括： 低擺幅（約為 350 mV）。低電流驅(qū)動(dòng)模式意味著可實(shí)現(xiàn)高速傳輸。ANSI/TIA/EIA644建議了 655 Mb/s 的最大速率和 1.923 Gb/s 的無失真通道上的理論極限速率。 低壓擺幅。恒流源電流驅(qū)動(dòng)，把輸出電流限制到約為3.5 mA左右，使跳變期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進(jìn)一步提高，即提高了PCB板的效能，減少了成本。 具有相對較慢的邊緣速率（ dV/dt 約為 0.300 V/0.3 ns

5、, 即為 1 V/ns ） ,同時(shí)采用差 分傳輸形式，使其信號噪聲和 EMI 都大為減少，同時(shí)也具有較強(qiáng)的抗干擾能力。所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。LVDS的應(yīng)用模式可以有四種形式： 單向點(diǎn)對點(diǎn)( point to point )，這是典型的應(yīng)用模式。 雙向點(diǎn)對點(diǎn) (point to point )，能通過一對雙絞線實(shí)現(xiàn)雙向的半雙工通信。 可以 由標(biāo)準(zhǔn)的LVDS的驅(qū)動(dòng)器和接收器構(gòu)成；但更好的辦法是采用總線 LVDS驅(qū)動(dòng)器，即BLVDS這 是為總線兩端都接負(fù)載而設(shè)計(jì)的。 多分支形式 (multidrop) ，即一個(gè)驅(qū)動(dòng)器連接多個(gè)接收器。當(dāng)有相同的數(shù)據(jù)要傳給多 個(gè)負(fù)載

6、時(shí)， 可以采用這種應(yīng)用形式。 多點(diǎn)結(jié)構(gòu) ( multipoint )。此時(shí)多點(diǎn)總線支持多個(gè)驅(qū) 動(dòng)器，也可以采用 BLVDS驅(qū)動(dòng)器。它可以提供雙向的半雙工通信，但是在任一時(shí)刻，只能有 一個(gè)驅(qū)動(dòng)器工作。因而發(fā)送的優(yōu)先權(quán)和總線的仲裁協(xié)議都需要依據(jù)不同的應(yīng)用場合，選用不 同的軟件協(xié)議和硬件方案。為了支持LVDS的多點(diǎn)應(yīng)用，即多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)，2001年新推出的多點(diǎn)低壓差分信號(MLVDS國際標(biāo)準(zhǔn)ANSI/TIA/EIA 8992001，規(guī)定了用于多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)的MLVDS器件的標(biāo)準(zhǔn)，目前已有一些MLVDS器件面世。LVDS技術(shù)的應(yīng)用領(lǐng)域也日漸普遍。在高速系統(tǒng)內(nèi)部、系統(tǒng)背板互連和電纜傳輸應(yīng)用中

7、， 驅(qū)動(dòng)器、接收器、收發(fā)器、并串轉(zhuǎn)換器/串并轉(zhuǎn)換器以及其他 LVDS器件的應(yīng)用正日益廣泛。接口芯片供應(yīng)商正推進(jìn) LVDS乍為下一代基礎(chǔ)設(shè)施的基本構(gòu)造模塊，以支持手機(jī)基站、中心局交換設(shè)備以及網(wǎng)絡(luò)主機(jī)和計(jì)算機(jī)、工作站之間的互連。1.2ECL 電平ECL(EmitterCoupled Logic) 即射極耦合邏輯， 是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口 電路，如圖 2 所示。ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽和性邏輯。也正因?yàn)槿绱?，ECL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度。這種電路的平均延遲時(shí)間可達(dá)幾個(gè)ns數(shù)量級甚至更少。傳統(tǒng)的ECL以VCC為零電壓，VEE為-5

8、.2 V電源，VOH=VCC-0.9V=-0.9 V, VOL=VCC-1.7 V=-1.7 V，所以ECL電路的邏輯擺幅較小(僅約 0.8 V )。當(dāng)電路從一種狀 態(tài)過渡到另一種狀態(tài)時(shí)，對寄生電容的充放電時(shí)間將減少，這也是ECL電路具有高開關(guān)速度的重要原因。另外，ECL電路是由一個(gè)差分對管和一對射隨器組成的，所以輸入阻抗大，輸 出阻抗小，驅(qū)動(dòng)能力強(qiáng)，信號檢測能力高，差分輸出，抗共模干擾能力強(qiáng)；但是由于單元門 的開關(guān)管對是輪流導(dǎo)通的，對整個(gè)電路來講沒有“截止”狀態(tài)，所以電路的功耗較大。如果省掉ECL電路中的負(fù)電源，采用正電源的系統(tǒng)(+5 V)，可將VCC接到正電源而 VEE接到零點(diǎn)。這樣的電平

9、通常被稱為PECL(Positive Emitter Coupled Logic )。如果采用 +3.3V供電，則稱為LVPECL當(dāng)然，此時(shí)高低電平的定義也是不同的。它的電路如圖3、4所示。其中，輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在。這樣有利于提高開關(guān)速度，而且 標(biāo)準(zhǔn)的輸出負(fù)載是接 50Q至VCC-2 V的電平上。在使用 PECL 電路時(shí)要注意加電源去耦電路，以免受噪聲的干擾。輸出采用交流耦合還 是直流耦合， 對負(fù)載網(wǎng)絡(luò)的形式將會(huì)提出不同的需求。 直流耦合的接口電路有兩種工作模式： 其一，對應(yīng)于近距離傳送的情況，采用發(fā)送端加到地偏置電阻，接收端加端接電阻模式；其 二，對應(yīng)于較遠(yuǎn)距離傳送

10、的情況，采用接收端通過電阻對提供截止電平VTT和50 Q的匹配負(fù)載的模式。以上都有標(biāo)準(zhǔn)的工作模式可供參考，不必贅述。對于交流耦合的接口電路，也 有一種標(biāo)準(zhǔn)工作模式，即發(fā)送端加到地偏置電阻，耦合電容靠近發(fā)送端放置，接收端通過電 阻對提供共模電平 VBB和50 Q的匹配負(fù)載的模式。(P)ECL 是高速領(lǐng)域內(nèi)一種十分重要的邏輯電路， 它的優(yōu)良特性使它廣泛應(yīng)用于高速計(jì)算 機(jī)、高速計(jì)數(shù)器、數(shù)字通信系統(tǒng)、雷達(dá)、測量儀器和頻率合成器等方面。 1.3CML 電平CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍 器件，適合于更高頻段工作。它的輸出結(jié)構(gòu)如圖5 所示。CML接口典型的輸

11、出電路是一個(gè)差分對形式。該差分對的集電極電阻為50 Q,輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的。差分對的發(fā)射極到地的恒流源典型值 為16 mA。假定 CML的輸出負(fù)載為一個(gè) 50 Q上拉電阻，則單端 CML輸出信號的擺幅為 VCCVCC-0.4 乂在這種情況下，差分輸出信號擺幅為800 mV。信號擺幅較小，所以功耗很低，CML接口電平功耗低于 ECL的1/2，而且它的差分信號接口和 ECL、LVDS電平具有類似 的特點(diǎn)。CML到CML之間的連接分兩種情況：當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML到CML可以采用直流耦合方式，不用加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮

12、交 流耦合， 中間加耦合電容 (注意這時(shí)選用的耦合電容要足夠大， 以避免在較長連 0 或連 1 情 況出現(xiàn)時(shí)，接收端差分電壓變小) 。但它也有些不足，即由于自身驅(qū)動(dòng)能力有限，CML更適于芯片間較短距離的連接，而且CML接口實(shí)現(xiàn)方式不同用戶間差異較大，所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。2 各種邏輯電平之間的比較和互連轉(zhuǎn)化2.1 各種邏輯電平之間的比較 這幾種高速邏輯電平在目前都有應(yīng)用，但它們在總線結(jié)構(gòu)、功率消耗、傳輸速率、耦合 方式等方面都各有特點(diǎn)。為了便于應(yīng)用比較，現(xiàn)歸納以上三類電平各方面的特點(diǎn)，如表1 所列。2.2 各種邏輯電平之間的互連 這三類電平在互連時(shí)，首先要考慮的就是它們

13、的電平大小和電平擺幅各不一樣，必須使 輸出電平經(jīng)過中間的電阻轉(zhuǎn)換網(wǎng)絡(luò)后落在輸入電平的有效范圍內(nèi)。各種電平的擺幅比較如圖 6 所示。其次，電阻網(wǎng)絡(luò)要考慮到匹配問題。例如我們知道，當(dāng)負(fù)載是50 Q接到VCC-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此考慮的電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；LVDS 的輸入差分阻抗為100 Q，或者每個(gè)單端到虛擬地為 50 Q,該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等， 電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取。 另外，電阻網(wǎng)絡(luò)還必須與傳輸線匹配。另一個(gè)問題是電阻網(wǎng)絡(luò)需要在功耗和速度方面折中考慮：既允許電路在較高的速度下工 作

14、，又盡量不出現(xiàn)功耗過大。F面以圖7所示的LVPECL到LVDS的直流耦合連接為例，來說明以上所討論的原則。傳輸線阻抗匹配原則：Z R1/(R2+R3)根據(jù)LVPCEL輸出最優(yōu)性能:降低LVPECL罷幅以適應(yīng)LVDS的輸入范圍：Gain=R3/(R2+R3)根據(jù)實(shí)際情況，選擇滿足以上約束條件的電阻值，例如當(dāng)傳輸線特征阻抗為50 Q時(shí)，可取R仁120 Q , R2=58 Q , R3=20 Q即能完成互連。由于LVDS通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155 Mbps、622 Mbps或1.25 Gbps ;而CML常用來做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5 Gbps或10 Gbps。一般情況下，在

15、傳輸系統(tǒng)中沒有CML和LVDS的互連問題。結(jié)語 本文粗淺地討論了幾種目前應(yīng)用較多的高速電平技術(shù)。復(fù)雜高速的通信系統(tǒng)背板，大屏 幕平板顯示系統(tǒng)，海量數(shù)據(jù)的實(shí)時(shí)傳輸?shù)鹊榷夹枰捎眯赂咚匐娖郊夹g(shù)。隨著社會(huì)的發(fā)展， 新高速電平技術(shù)必將得到越來越廣泛的應(yīng)用5V TTL和5V CMOS邏輯電平是通用的邏輯電平。 3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為 LVTTL電平。低電壓的邏輯電平還有 2.5V和1.8V兩種。 ECL/PECL 和LVDS是差分輸入輸出。 RS-422/485和RS-232是串口的接口標(biāo)準(zhǔn)， RS-422/485是差分輸入常用電平標(biāo)準(zhǔn)現(xiàn)在常用的電平標(biāo)準(zhǔn)有 TTL、 CM

16、O、SLVTTL、 LVCMO、SECL、 PECL、 LVPECL、 RS232、 RS485 等， 還有一些速度比較高的LVDS GTL、PGTL CML HSTL SSTL等。下面簡單介紹一下各自的供電電源 電平標(biāo)準(zhǔn)以及使用注意事項(xiàng)。TTL： Transistor-Transistor Logic三極管結(jié)構(gòu)。Vcc ： 5V； VOH>=2.4V； VOL<=0.5V； VIH>=2V； VIL<=0.8V 。因?yàn)?2.4V 與 5V 之間還有很大空閑， 對改善噪聲容限并沒什么好處， 又會(huì)白白增大 系統(tǒng)功耗，還會(huì)影響速度。所以后來就把一部分“砍”掉了。也就是后面的

17、LVTTL。LVTTL又分 3.3V、2.5V 以及更低電壓的 LVTTL(Low Voltage TTL)。3.3V LVTTL：Vcc： 3.3V； VOH>=2.4V； VOL<=0.4V； VIH>=2V； VIL<=0.8V 。2.5V LVTTL ：Vcc： 2.5V ； VOH>=2.0V； VOL<=0.2V； VIH>=1.7V ； VIL& lt;=0.7V 。更低的LVTTL不常用。多用在處理器等高速芯片，使用時(shí)查看芯片手冊就0K了。TTL使用注意：TTL電平一般過沖都會(huì)比較嚴(yán)重，可能在始端串22歐或33歐電阻；TTL電平

18、輸入腳懸空時(shí)是內(nèi)部認(rèn)為是高電平。要下拉的話應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMO輸入。CM0：S Complementary Metal 0xide Semiconductor PM0S+NM0S。Vcc ： 5V； VOH>=4.45V； VOL<=0.5V； VIH>=3.5V； VIL<=1.5V 。相對TTL有了更大的噪聲容限，輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對應(yīng) 3.3V LVTTL，出現(xiàn)了 LVCMO,S可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。3.3V LVCMOS：Vcc： 3.3V； VOH>=3.2V； VOL<=0.1V； VIH&

19、amp; gt;=2.0V ； VIL<=0.7V。2.5V LVCMOS：Vcc： 2.5V； VOH>=2V； VOL<=0.1V； VIH>=1 .7V ； VIL<=0.7V。CMOS使用注意：CMOS吉構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC定值（比如一些芯片是 0.7V） 時(shí)，電流足夠大的話，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。ECL： Emitter Coupled Logic 發(fā)射極耦合邏輯電路 （ 差分結(jié)構(gòu) ）Vcc=0V； Vee： -5.2V； VOH=-0.88V； VOL=-1.72V； VIH=-1.24V ； VIL=-1.3

20、6V 。 速度快，驅(qū)動(dòng)能力強(qiáng)，噪聲小，很容易達(dá)到幾百M(fèi)的應(yīng)用。但是功耗大，需要負(fù)電源。為簡化電源，出現(xiàn)了PECL（ECL結(jié)構(gòu)，改用正電壓供電）和LVPECL。PECL： Pseudo/Positive ECLVcc=5V ； VOH=4.12V； VOL=3.28V； VIH=3.78V ； VIL=3.64VLVPELC： Low Voltage PECLVcc=3.3V ； VOH=2.42V； VOL=1.58V； VIH=2.06V ； VIL=1.94VECL PECL LVPECL使用注意：不同電平不能直接驅(qū)動(dòng)。中間可用交流耦合、電阻 網(wǎng)絡(luò)或?qū)Ｓ眯酒M(jìn)行轉(zhuǎn)換。 以上三種均為射隨輸出

21、結(jié)構(gòu)， 必須有電阻拉到一個(gè)直流偏置電壓。 （如多用于時(shí)鐘的 LVPECL直流匹配時(shí)用 130歐上拉，同時(shí)用 82歐下拉；交流匹配時(shí)用82歐上拉，同時(shí)用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。）前面的電平標(biāo)準(zhǔn)擺幅都比較大，為降低電磁輻射，同時(shí)提高開關(guān)速度又推出LVDS電平標(biāo)準(zhǔn)。LVDS： Low Voltage Differential Signaling差分對輸入輸出，內(nèi)部有一個(gè)恒流源 3.5-4mA，在差分線上改變方向來表示0和1。通過外部的100歐匹配電阻（并在差分線上靠近接收端）轉(zhuǎn)換為土 350mV的差分電平。LVDS使用注意：可以達(dá)到600M以上，PCB要求較高，差分

22、線要求嚴(yán)格等長， 差最好不超 過 10mil（0.25mm） 。100 歐電阻離接收端距離不能超過 500mil ，最好控制在 300mil 以內(nèi)。其他的一些：CML是內(nèi)部做好匹配的一種電路，不需再進(jìn)行匹配。三極管結(jié)構(gòu)，也是差分線，速度能達(dá)到3G以上。只能點(diǎn)對點(diǎn)傳輸。GTL：類似CMOS勺一種結(jié)構(gòu)，輸入為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號。 1.2V 電源供電。Vcc=1.2V ；VOH>=1.1V；VOL<=0.4V； VIH>=0.85V；VIL<=0.75VPGTL/GTL+：Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；

23、 VIH>=1.2V；VIL<=0.8VHSTL是主要用于QDR存儲(chǔ)器的一種電平標(biāo)準(zhǔn)：一般有V&not;CCIO=1.8V 和V&not;&not; CCIO=1.5V。和上面的GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平（VCCIO/2），另一端接輸入信號。對參考電平要求比較高（1%精度）。SSTL主要用于DDF存儲(chǔ)器。和HSTL基本相同。V&not;&not;CCIO=2.5V ，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平1.25V，另一端接輸入信號。對參考電平要求比較高（1%精度）。HSTL和 SSTL大多用在300M以下

24、。RS232采用土 12-15V供電，我們電腦后面的串口即為RS232標(biāo)準(zhǔn)。+12V表示0, -12V表示1?？梢杂肕AX3232等專用芯片轉(zhuǎn)換，也可以用兩個(gè)三極管加一些外圍電路進(jìn)行反相和 電壓匹配。RS485是一種差分結(jié)構(gòu)，相對RS232有更高的抗干擾能力。傳輸距離可以達(dá)到上千米。差分信號 LVDS1 差分信號差分信號用一個(gè)數(shù)值來表示兩個(gè)物理量之間的差異。從嚴(yán)格意義上講，所有電壓信號都 是差分的，因?yàn)橐粋€(gè)電壓只能相對于另一個(gè)電壓而言。在某些系統(tǒng)里，系統(tǒng)地'被用作電壓基準(zhǔn)點(diǎn)。當(dāng)?shù)?#39;作為電壓測量基準(zhǔn)時(shí)，這種信號規(guī)劃被稱為單端的。使用該術(shù)語是因信 號采用單個(gè)導(dǎo)體上的電壓來表示的；另

25、一方面，一個(gè)差分信號作用在兩個(gè)導(dǎo)體上。信號值是 兩個(gè)導(dǎo)體間的電壓差。盡管不是非常必要，這兩個(gè)電壓的平均值還是會(huì)經(jīng)常保持一致。差分信號具有如下優(yōu)點(diǎn)：（1 ）因?yàn)榭梢钥刂啤盎鶞?zhǔn)”電壓，所以很容易識別小信號。從差分信號恢復(fù)的信號值在很大 程度上與地'的精確值無關(guān)，而在某一范圍內(nèi)。(2) 它對外部電磁干擾(EMI)是高度免疫的。一個(gè)干擾源幾乎相同程度地影響差分信號對 的每一端。既然電壓差異決定信號值，這樣將忽視在兩個(gè)導(dǎo)體上出現(xiàn)的任何同樣干擾。( 3)在一個(gè)單電源系統(tǒng)，能夠從容精確地處理雙極'信號。為了處理單端、單電源系統(tǒng)的 雙極信號，必須在地與電源干線之間任意電壓處(通常是中點(diǎn))建立一個(gè)虛地。用高于虛地 的電壓表示正極信號，低于虛地的電壓表示負(fù)極信號。必須把虛地正確分布到整個(gè)系統(tǒng)里。 而對于差分信號，不需要這樣一個(gè)虛地，這就使處理和傳播雙極信號有一個(gè)高逼真度，而無 須依賴虛地的穩(wěn)定性。LVDS PECL、RS-422等標(biāo)準(zhǔn)都采取差分傳輸方式。2 LVDS 總線LVDS(Low Voltage Differe ntial Sig nalin g)是一種小振幅差分信號技術(shù)。LVDS在兩個(gè)標(biāo)準(zhǔn)中定義： 1996年