EDA技術(shù)實用教程VHDL版 第1章EDA緒論

1、-9計算機芯片ASICVHDLVHDL綜合綜合綜合（綜合（synthesissynthesis），把某些東西結(jié)合到一起），把某些東西結(jié)合到一起 EDA EDA中，綜合指將用行為和功能層次表達(dá)的電子中，綜合指將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的，便于具體實現(xiàn)的模塊組合系統(tǒng)轉(zhuǎn)換為低層次的，便于具體實現(xiàn)的模塊組合裝配的過程。裝配的過程。 設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)。設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)。 (1)(1)從自然語言轉(zhuǎn)換到從自然語言轉(zhuǎn)換到VHDLVHDL語言算法表示，自然語言綜合語言算法表示，自然語言綜合(2)(2)從算法表示轉(zhuǎn)換到寄存器傳輸級從算法表示轉(zhuǎn)換到寄存器

2、傳輸級(Register Transport(Register Transport Level) Level)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；(3) RTL(3) RTL級表示轉(zhuǎn)換到邏輯門的表示，即邏輯綜合；級表示轉(zhuǎn)換到邏輯門的表示，即邏輯綜合；(4) (4) 從邏輯門表示轉(zhuǎn)換到版圖表示從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC(ASIC設(shè)計設(shè)計) )，或轉(zhuǎn)換到，或轉(zhuǎn)換到 FPGAFPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。有了版圖信息就可以把芯片生產(chǎn)出來了。有了對應(yīng)的配置有了版圖信息就可以把芯片生產(chǎn)出來

3、了。有了對應(yīng)的配置文件，就可以使對應(yīng)的文件，就可以使對應(yīng)的FPGAFPGA變成具有專門功能的電路器件。變成具有專門功能的電路器件。計算機語言源程序HDL源程序網(wǎng)表文件可執(zhí)行文件0100110110編譯器Compiler綜合器SynthesizerVHDL程序工藝庫約束圖表綜合器計算機（安裝有Quartus)開發(fā)系統(tǒng)CPLD/FPGA下載板RS-232在計算機里完成電路編輯、電路仿真、芯片定義利用RS-232連接線使下載板與計算機連接，與下載程序管理員（Dnld3/Dnld10)來共同完成下載的動作HDL自頂向下的設(shè)計過程自頂向下的設(shè)計過程系統(tǒng)級仿真系統(tǒng)級仿真行為級仿真行為級仿真行為級設(shè)計行為級設(shè)計RTL級設(shè)計級設(shè)計RTL級仿真級仿真門級仿真定時檢查門級仿真定時檢查邏輯綜合邏輯綜合輸出門級網(wǎng)表輸出門級網(wǎng)表系統(tǒng)級系統(tǒng)級行為級（算法級）行為級（算法級） 寄存器級（功能）寄存器級（功能）門級（時序）門級（時序） 系統(tǒng)級設(shè)計系統(tǒng)級設(shè)計根據(jù)技術(shù)要求選擇相應(yīng)元器件裝配調(diào)試畫出印刷板畫出電原理圖設(shè)計完成正確有錯000001010101100011111110QQSETCLRDQ2QQSETCLRDQ1QQSETCLRDQ0&0000&000