實驗三QuartusII混合輸入及層次化設計

1、實驗三：quartus ii的混合輸入及層次化設計練習一、實驗目的（1）掌握和熟悉quartus ii軟件的混合輸入法設計數(shù)字電路 的方法。（2）掌握quartus ii軟件的層次化設計方法及步驟。（3）掌握和熟悉quartus ii軟件的設計輸入、編譯、仿真以及 下載。二、實驗內(nèi)容用quartus ii軟件的原理圖和偵件描述語言混合輸入法 及層次化設計發(fā)昂發(fā)設計一個十進制數(shù)的計數(shù)、譯碼及顯示 電路。三、實驗條件（1）電腦。（2）開發(fā)軟件：quartus ii（3）開發(fā)設備：el edav型；eda實驗開發(fā)系統(tǒng)。（4）擬用芯片:acex1k;eplk100qc208-3o（1）設計一個同步bc

2、d碼十進制計數(shù)器（利用vhdl語言 編寫），設計文件名為count 10.vhd,對其編譯，仿 真通過后，生成電路符號count10.sym,即將我們設計 的十進制計數(shù)器編譯成工作庫中的一個元件。（2）設計一個bcd碼輸入，輸出為共陰極的顯示譯碼器，設 計文件名為dec7s.vhd （利用vhdl語言編寫），對其 編譯，仿真通過后，生成電路符號dec7s.sym,即將我 們設計的顯示譯碼器編譯成工作庫中的一個元件。(3) 利用原理圖輸入法建立頂層設計文件，文件名 c0unt10_top.gdf,文件中要輸入前面連個文件生成 的元件。(4) 對頂層設計文件構(gòu)成的項目進行編譯、仿真及下載，最 后在

3、eda實驗開發(fā)系統(tǒng)上驗證電路的功能。五、實驗設計(1)十進制計數(shù)器的vhdl程序library ieee;use ieee.std_logic_l 164.all;use iccc.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter isport(clr : in std.logic;clk : in std_log1c;en : in std_logic;q : buffer std_l0gic_vect0r(3 downto 0);co : out std_logic)；end counter;archite

4、cture j of counter issignal q_temp:stdogic_vector(3 downto 0);beginprocess(clk,q_temp)beginifcclk* event and elk二t)then if(clr=t) then q_temp<=(others=>,0,); elsif(en二t)thenif(q_tcmp二tool) thenq_temp<=(others=>,0,);elseq_temp<=q_temp+1;end if;end if;end if;q<=q_temp;end process;co&

5、lt;=* 1' when q_temp=u 1001” and en=* v else 'o'end j;(2)顯示譯碼器的vhdl的程序library ieee;use ieee.std_logic_l 164.all;use ieee.std_logic_unstgned.all;entity led7s isport(q : in std_log1c_vector(3 downto 0);l: out std_logic_vector(6 downto 0) )；end led7s;architecture h of led7s isbeginprocess(q

6、)begincase q iswhen',()()()()u=>l<=,()111111”；when”0001 n=>l<=m0000110"when”0010u=>l<=h 1011011°when “00 ir,=>l<=,* 1001111"when”0100"=>lv=” 1100110"when"o io i u=>l<=m lionor'；when“0110n=>l<=,* llllior*;when”0111 n=>l&l

7、t;=u0000 111"when ” 1000u=>l<=mwhen" 1001 u=>l<=h 1101111"when others=>l<=h0000000h;end case;end process;3）end h;頂層設計文件原理圖4）波形仿真j-loniloj-u-u-1_ 1i111i可門廠00 o e 勺x 6】 x5）管腳鎖定電路引腳clkclrenl0l6coep1k100qc 208-3-h-丄心丿1pin78pin7pinspin90pin97pin36eda實驗 開發(fā) 系統(tǒng)clk5dodlagledo

8、五、實驗結(jié)果及總結(jié)1）系統(tǒng)仿真情況k master tirne bar:18.1 n$ * pointer:8.72m$ interval8 72m$ start:end:ananevalue)psi qs 2.o3.0 ms4.0ms5.0 ms6 0 ms7.0 ns8. o s9.0 ns 10 0 ms13518.118.1 ns j10clka ( l_i i-i-|-1 1clra :02eha :43coa(f詮4q la ':? x）c(0x £ x ?x6*< o x f ；tnn從系統(tǒng)仿真結(jié)果可以看出，本系統(tǒng)完全符合設計要求，同時 從系統(tǒng)時序仿真結(jié)果可以看出，可以實現(xiàn)譯碼及顯示的功能。2）便件驗證情況當do打到低電平時，數(shù)碼管被清零；當dl打到低電平時， 其保持；當do和dl都為高電平時，計數(shù)器正常計數(shù)，且數(shù)碼管 顯示與計數(shù)值對應的數(shù)字。從實驗結(jié)果可以看出，本系統(tǒng)完全符 合設計要求。3）實驗過程