翻譯-HighperformanceanaloganddigitalPLLdesign

1、作者：Teresa M. Almeida, Moiste S. Piedade, R. Alves Redol來源：Circuits and Systems, 1999.原文題目：High performance analog and digital PLL design原文網(wǎng)址：/stamp/stamp.jsp?tp=&arnumber=780025（IEEE庫）注：本文中的公式均可在WPS中編輯高性能的模擬和數(shù)字PLL設(shè)計(jì)摘要本文提出了一種高性能的鎖相環(huán)（PLL）設(shè)計(jì)設(shè)計(jì)方法。在這里高性能是指該鎖相環(huán)回路是一個(gè)具有高效降噪和精確的頻

2、率響應(yīng)的能力的高階鎖相環(huán)。無論是模擬鎖相環(huán)（APLL）還是數(shù)字鎖相環(huán)（DPLL）設(shè)計(jì)均可通過所提出的技術(shù)實(shí)現(xiàn)。該方法能在多階鎖相環(huán)中應(yīng)用，其中由于非常高階的鎖相環(huán)的其設(shè)計(jì)難度非常大，將其除外。本文明確地提出了該P(yáng)LL設(shè)計(jì)的框圖和APLL和DPLL的模型。同時(shí)本文還討論了高階設(shè)計(jì)的實(shí)例。實(shí)驗(yàn)中的DPLL實(shí)驗(yàn)結(jié)果通過固定點(diǎn)數(shù)字信號(hào)處理器（DSP）呈現(xiàn)，而APLL實(shí)驗(yàn)結(jié)果由個(gè)一個(gè)市售電路來呈現(xiàn)、討論和比較。文章最后得出結(jié)論。1. 介紹無論是模擬還是數(shù)字形式的鎖相環(huán)，均作為解調(diào)、同步、合成、跟蹤或測(cè)量信號(hào)等的可靠方式，是一種廣泛應(yīng)用于現(xiàn)代通信和控制系統(tǒng)的多功能元件1,2。高階鎖相環(huán)由于其的高選擇性的頻

3、率特性而被特別關(guān)注。由于輸入信號(hào)可以被噪聲嚴(yán)重污染，一些鎖相環(huán)的內(nèi)部組件也可能引入不可忽視的內(nèi)部噪聲，因此理想情況下需要一個(gè)非常有選擇性的頻率響應(yīng)以獲得足夠降噪。這種選擇性可以通過在這里提出來的在一定頻率范圍內(nèi)的高階說明來實(shí)現(xiàn)。高階鎖相環(huán)在一些實(shí)際應(yīng)用中被特別需要。然而，由于缺乏適當(dāng)?shù)脑O(shè)計(jì)方法，他們不常在實(shí)際應(yīng)用中應(yīng)用。通過恰當(dāng)?shù)脑O(shè)計(jì)方法，有可能獲得高性能的模擬鎖相環(huán)和數(shù)字鎖相環(huán)，并且克服二級(jí)和三階鎖相環(huán)通常具備的最大限制1,2。PLL的基本配置包括四個(gè)功能模塊：相位檢測(cè)器（PD），低通濾波器，全數(shù)位/壓控振蕩器（DCONCO）和不延遲的分頻器?？刂普袷幤鳎―CONCO）和無延遲的相位/頻率分

4、頻器。這四個(gè)組成部分連成一個(gè)閉環(huán)反饋（圖1）1,2,3。為支持所提出的PLL設(shè)計(jì)方法，建立了基于此基本環(huán)路拓?fù)涞哪M（第2節(jié)）和數(shù)字（第3節(jié)）的PLL模型。并行分析這兩種模式。高階設(shè)計(jì)實(shí)施例在第4節(jié)呈現(xiàn)，實(shí)驗(yàn)結(jié)果在第7節(jié)中討論。最后，在第8節(jié)得出結(jié)論。圖1 鎖相環(huán)路的反饋結(jié)構(gòu)2. 模擬鎖相環(huán)（APLL）模型考慮到PLL已經(jīng)鎖定了輸入信號(hào)，因此它可能建立一個(gè)線性模型以便分析APLL的動(dòng)態(tài)行為。雖然有些組分具有非線性增益特性，在此假設(shè)APLL為線性特性。相位檢測(cè)器獲得的輸出正比于它的輸入端之間的相位差（式1）。VCO控制的瞬態(tài)頻率（）與其輸出相比，具有一個(gè)增益系數(shù)（式2）。(1)(2)環(huán)路濾波器不

5、限于通常的第一或第二階極點(diǎn)/零點(diǎn)關(guān)聯(lián)1，2。 相反，在此考慮一個(gè)通用的過濾器結(jié)構(gòu)，該結(jié)構(gòu)允許任何階次（式3）。(3)限定了環(huán)路增益1,2，它能夠建立一個(gè)APLL轉(zhuǎn)換方程，該式如下：(4)由于該環(huán)路的傳遞函數(shù)被選擇為先驗(yàn)（式5），允許任何APLL完全根據(jù)它的說明設(shè)計(jì)，該APLL的部件參數(shù)可以與傳遞函數(shù)的系數(shù)直接關(guān)聯(lián)（式5和6）。(5)(6)3. 數(shù)字鎖相(DPLL)環(huán)模型和前文一樣，現(xiàn)在考慮一個(gè)通用的DPLL模型。由于該環(huán)路的的離散和反饋特性，一個(gè)數(shù)字鎖相環(huán)的實(shí)現(xiàn)意味著某處內(nèi)循環(huán)的延遲時(shí)間必然存在，以避免環(huán)路無延遲循環(huán)。由于這次運(yùn)行將是該環(huán)路第一次在DSP中執(zhí)行操作，因此為了簡(jiǎn)單而直接

6、地實(shí)現(xiàn)這個(gè)模型，將時(shí)間延遲連接到相位檢測(cè)器的反饋支路（式7）。(7)(8)和上文一樣，再次假設(shè)線性電位差特征的，特性關(guān)系式為的濾波器，帶有DCO特性的通用公式，并且其增益系數(shù)為，頻率頻率/相位分頻系數(shù)，一個(gè)通用數(shù)字鎖相環(huán)是階傳遞函數(shù)。這些被組合為下式（8）所示：由于該通用一階DCO是從模擬計(jì)數(shù)器模塊的VCO推導(dǎo)獲得的，其中，因此可以獲得該環(huán)路的濾波系數(shù)表達(dá)式：(9)考慮雙線性變換作為映射APLL到DPLL的說明方法4，約束這個(gè)DPLL的0的個(gè)數(shù)比極點(diǎn)個(gè)數(shù)少1（），這樣就能明確識(shí)別一個(gè)APLL在上的零點(diǎn)。此限制意味著獲得了一個(gè)預(yù)期的階數(shù)字濾波器，即在APLL和DPLL組件結(jié)果之間獲得了與預(yù)期相符

7、的完美匹配。多數(shù)常見的低通頻率響應(yīng)特性（如巴特沃斯，切比雪夫，橢圓（奇數(shù)階）4均有，在不影響所需要的數(shù)字鎖相環(huán)和環(huán)路濾波器的階數(shù)的條件下，是以添加額外的零點(diǎn)到模擬鎖相環(huán)中的（APLL）。在開始設(shè)計(jì)中，一旦模擬鎖相環(huán)（APLL）的頻率響應(yīng)是確定的，那么一個(gè)額外的施加在處的零點(diǎn)以及數(shù)字鎖相環(huán)（APLL）的傳遞函數(shù)系數(shù)可以通過雙線性變換獲得。階數(shù)字濾波器系數(shù)可以通過式9得到。4. 設(shè)計(jì)實(shí)例在本節(jié)中分析兩個(gè)模擬鎖相環(huán)/數(shù)字鎖相環(huán)（APLL/DPLL)的設(shè)計(jì)實(shí)例。實(shí)例中選擇了具有巴特沃斯頻率響應(yīng)的一個(gè)3階（通常為最大的實(shí)際階數(shù)1,2）和一個(gè)7階的鎖相環(huán)。為了讓模擬鎖相環(huán)（APLL）與數(shù)字鎖相環(huán)（DPLL

8、）的之間實(shí)現(xiàn)完美匹配并且其性能差別能夠通過比較直觀地獲得，鎖相環(huán)（PLL）參數(shù)的選擇主要受數(shù)字實(shí)現(xiàn)的限制（在第6節(jié)中解釋）。因?yàn)樯鲜鱿拗疲诒竟?jié)中將兩個(gè)鎖相環(huán)的截止頻率均設(shè)為398Hz（大約為1/50的采樣頻率），因此鎖相環(huán)通常具有一個(gè)比振蕩器的非同步頻率低得多的截止頻率。壓控振蕩器/ 數(shù)控振蕩器（VCO/DC）的非同步頻率被設(shè)定為并且它期望的線性限制為。模擬鎖相環(huán)（APLL）的設(shè)計(jì)要考慮使用一個(gè)帶或非門的鑒相器（PD）的市售電路來實(shí)現(xiàn)（見第5節(jié)）。數(shù)字鎖相環(huán)（DPLL）的設(shè)計(jì)結(jié)果則考慮在一個(gè)帶有直接相位差的鑒相器（PD）的定點(diǎn)數(shù)字信號(hào)處理器（DSP）上呈現(xiàn)（見第6節(jié)）。為了說明設(shè)計(jì)

9、目的，三階模擬鎖相環(huán)（APLL)和數(shù)字鎖相環(huán)(DPLL)的設(shè)計(jì)參數(shù)（由上文提出的設(shè)計(jì)公式獲得）在下面的小節(jié)推導(dǎo)。4.1 三階巴特沃斯模擬鎖相環(huán)設(shè)計(jì)對(duì)于截止頻率為398Hz（在3dB處）三階低通巴特沃斯模擬鎖相環(huán)來說，其理論傳輸系數(shù)為，這也導(dǎo)致N=1。假設(shè)電源用，或非鑒相器的增益為。壓控振蕩器與前一節(jié)具有相同的電源電壓和限制條件，其增益為。二階濾波器的特征系數(shù)為：，其在，品質(zhì)因數(shù)。預(yù)期的APLL的頻率響應(yīng)系數(shù)和其濾波器在圖5中被描述（實(shí)線分別為T3和F3）。七階模擬鎖相環(huán)的設(shè)計(jì)也被描述（T7和F7）。4.2 三階巴特沃斯數(shù)字鎖相環(huán)設(shè)計(jì)從模擬鎖相環(huán)傳遞函數(shù)開始推導(dǎo)（在前面段落中推導(dǎo)過），然后加上必

10、要的在2Fs的額外的零點(diǎn)，同時(shí)應(yīng)用雙線性變換，則數(shù)字鎖相環(huán)的傳遞函數(shù)推導(dǎo)為：，。與模擬鎖相環(huán)一致，數(shù)字鎖相環(huán)的參數(shù)為：，（alu在此處的含義為虛構(gòu)ALU單位），。所獲得的無限脈沖響應(yīng)（IIR）濾波器參數(shù)為：F0=0.40401966，c0=7.22338342E-3，c1=1.4467668E-2，c2=7.22338342E-3，d0=1，d1=-1.74886346，d2=7.77756991E-1。在模擬條件下，在圖6分別描述了對(duì)應(yīng)于數(shù)字鎖相環(huán)（T3）的頻率響應(yīng)和環(huán)路濾波器（F3）的理論曲線（實(shí)線）。七階數(shù)字鎖相環(huán)的曲線也分別被描述（T7和F7）。5. 模擬鎖相環(huán)的實(shí)現(xiàn)該模擬鎖相環(huán)電路的

11、實(shí)現(xiàn)是基于市售的鎖相環(huán)4046的電路實(shí)現(xiàn)的。該電路包括了一個(gè)壓控振蕩器和兩個(gè)鑒相器（一個(gè)或非門和一個(gè)邊緣控制數(shù)字存儲(chǔ)網(wǎng)絡(luò)）。選擇這個(gè)或非門市基于兩個(gè)原因：其一，它具有和其中一個(gè)數(shù)字相位差檢測(cè)器具有相同的特性3；其二，它具有較高的抗噪聲性能6。為了獲得一個(gè)無干擾的方波，輸入端添加了一個(gè)電壓比較器（見圖2）。這些外部元件控制了壓控振蕩器的特性（Ra，Rb和Cab）從而得到截止頻率，進(jìn)而滿足設(shè)計(jì)需求。由于這個(gè)壓控振蕩器的實(shí)驗(yàn)測(cè)得的增益高于理論值，因此電路進(jìn)一步增加了一個(gè)帶電阻（Rv）的衰減器。圖2. 簡(jiǎn)化APLL模塊的實(shí)現(xiàn)框圖外部環(huán)路濾波器由托馬斯雙二階部分來實(shí)現(xiàn)（圖3），該部分用途廣泛并且，易于設(shè)

12、計(jì)7。本文中的3階模擬鎖相環(huán)只采用一個(gè)二階電路來實(shí)現(xiàn)。而7階濾波器則包括三個(gè)二階濾波器。所述第一部分具有單位增益和最低品質(zhì)因數(shù)。第二部分可以調(diào)整最大單位增益。最后部分具有最高的品質(zhì)因數(shù)，從而為整個(gè)電路的濾波器提供增益。在該電路中所使用的元件的實(shí)際值最多和理論值差15%。圖3. 托馬斯雙二階電路部分環(huán)路濾波器的頻率響應(yīng)準(zhǔn)確地表明了該過濾器不會(huì)受到由所需頻率范圍內(nèi)的運(yùn)算放大器產(chǎn)生的有限的增益帶寬的影響。7階和3階濾波器的理論頻率響應(yīng)的模擬量在圖5中描述（實(shí)線標(biāo)示F7和F3）。6. 數(shù)字鎖相環(huán)（DPLL）的實(shí)現(xiàn)數(shù)字鎖相環(huán)是通過16位定點(diǎn)DSP TMS320C25及其軟件開發(fā)的系統(tǒng)環(huán)境來實(shí)現(xiàn)的4?；?/p>

13、TLC32040模擬接口的帶有兩個(gè)模擬通道（輸入/輸出）的模擬接口在本電路中被該電路具有一個(gè)重建抗混疊低通濾波器，該濾波器通過可編程采樣的方式將采樣頻率減半，同時(shí)能在通過軟件更改采樣頻率，但是采樣頻率被12位的ADC和DAC所提供的速率所限制。在本節(jié)中選擇采樣頻率為Fs=19.84kHz。由于抗混疊濾波器只有一個(gè)輸入通道和一個(gè)輸出通道，因此數(shù)字鎖相環(huán)結(jié)構(gòu)之外增加了兩個(gè)額外的模塊（圖4）。一個(gè)數(shù)控振蕩器（DCOin）作為輸入來模擬輸入的相位信號(hào)（），另外，外部噪聲（）可能也被加到這個(gè)電路中來分析該數(shù)字鎖相環(huán)在存在噪聲的情況下的性能。正弦波發(fā)生器中的環(huán)路數(shù)控振蕩器的輸出也包括在內(nèi)。采用查表法獲得的

14、數(shù)據(jù)為電路提供具有非常低的諧波失真的正弦波輸出波形。圖4. 簡(jiǎn)化模塊DPLL實(shí)現(xiàn)框圖該電路中采用一個(gè)能夠直接得到相位差的鑒相器，該鑒相器是基于DSP算數(shù)邏輯單元的總體特征來實(shí)現(xiàn)的4。鑒相器的輸入相位信號(hào)是從±1到±變化的鋸齒波形。無論是輸入數(shù)控振蕩器還是數(shù)控振蕩器環(huán)路都具有的DSP算術(shù)邏輯單元的優(yōu)勢(shì)。該濾波器是通過帶有系數(shù)且允許節(jié)點(diǎn)擴(kuò)展的二階的級(jí)聯(lián)IIR來實(shí)現(xiàn)的4。在模擬的條件下，3階數(shù)字鎖相環(huán)僅包括一個(gè)模塊，而七階也只包括三個(gè)模塊。7階和3階濾波器中的理論頻率響應(yīng)系數(shù)在圖6中描繪。（實(shí)線標(biāo)記F7和F3）。7. 實(shí)驗(yàn)結(jié)果由于在數(shù)字鎖相環(huán)中能直接獲得相位差（和均為鋸齒波信號(hào)圖

15、4），并且XOR PD（和均為矩形波圖2）在模擬鎖相環(huán)使用，因此要通過實(shí)驗(yàn)直接得到或非常困難。此外，還定義了與濾波器輸入輸出相位信號(hào)有關(guān)的額外的傳遞函數(shù)（分別為和）。這個(gè)傳遞函數(shù)在這里被命名為濾波器相位誤差函數(shù)。圖5. 7階模擬鎖相環(huán)和3階實(shí)驗(yàn)（虛線）和理論（實(shí)線）的頻率響應(yīng)系數(shù)：TPLL；F濾波器；H濾波的相位誤差函數(shù)環(huán)路濾波器和濾波器相位誤差函數(shù)的頻率響應(yīng)系數(shù)均通過實(shí)驗(yàn)獲得，并且在在圖5和6顯示。為了最大限度地提高七階和三階鎖相環(huán)的圖表的動(dòng)態(tài)范圍，將三階幾點(diǎn)左右翻轉(zhuǎn)，并描繪不同尺度（頂部和右側(cè)的尺度），而7階的動(dòng)態(tài)范圍也描繪在同一圖表中（底部和左側(cè)的尺度）。模擬鎖相環(huán)和數(shù)字鎖相環(huán)的理論曲線

16、（實(shí)線）通過直接比較獲得了模擬鎖相環(huán)和數(shù)字鎖相環(huán)的最終頻率響應(yīng)。盡管高階鎖相環(huán)高階是在這兩種情況下獲得的，其結(jié)果還是非常準(zhǔn)確。圖6. DPLL 7階和（左右翻轉(zhuǎn)）3階的實(shí)踐（虛線）和理論（實(shí)線）的頻率響應(yīng)。模量：TPLL;的F過濾器; H濾波的相位誤差函數(shù)圖7. 模擬鎖相環(huán)噪聲性能：輸入信號(hào)（虛線）和壓控振蕩器輸出（實(shí)線）的頻譜（七階和三階）為了測(cè)試在存在噪聲的條件下的高階模擬鎖相環(huán)和數(shù)字鎖相環(huán)的性能，實(shí)驗(yàn)在對(duì)輸入信號(hào)用20kHz的白噪聲進(jìn)行污染的條件下測(cè)量。在模擬條件下，一個(gè)正弦信號(hào)（2Vpp，3kHz）在輸入比較器之前加上白噪聲。輸入信號(hào)（該信號(hào)位于比較器之后，在模擬鎖相環(huán)的輸入端）的頻譜

17、圖和標(biāo)記的輸入信號(hào)（虛線）均在圖7中描繪。實(shí)時(shí)測(cè)量的壓控振蕩器的輸出信號(hào)（7階和3階模擬鎖相環(huán)）為實(shí)線。因此能夠借此設(shè)想模擬鎖相環(huán)在空載是的頻率響應(yīng)曲線。由于輸出信號(hào)是一個(gè)矩形波，因此它的二階、三階諧波均存在。與預(yù)期一致，七階模擬鎖相環(huán)比三階模擬鎖相環(huán)的抗噪聲能力更強(qiáng)。模擬的情況下，噪聲是為了干擾模擬鎖相環(huán)的輸入信號(hào)的零點(diǎn)而在比較器之前加入，而在數(shù)字情況下則不同，噪聲信號(hào)則是被連到模擬接口信道的輸入。接著，內(nèi)置DSP直接將3kHz的相位信號(hào)添加到DCOin端口。輸入噪聲信號(hào)的頻譜（從DSP輸出后交叉輸入和輸出路徑）在圖8描述（虛線）并且標(biāo)注了輸入信號(hào)。DCO環(huán)路輸出的鋸齒波信號(hào)作用于正弦波發(fā)生器。該正弦波信號(hào)的頻率在圖8中描述（虛線），并且用于分析鎖子鎖相環(huán)在存在外部噪聲時(shí)的性能。在前面的試驗(yàn)中，無論是七階還是三階的數(shù)字鎖相環(huán)的輸出頻譜均在圖8中被描繪。另外，該環(huán)路的頻率響應(yīng)是在假設(shè)空載的條件下