計(jì)算機(jī)組成原理ppt課件

1、;.1 層次存儲(chǔ)器系統(tǒng)第二講 動(dòng)態(tài)存儲(chǔ)器和教學(xué)計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì);.2內(nèi)容提要有關(guān)大實(shí)驗(yàn)的說(shuō)明動(dòng)態(tài)存儲(chǔ)器教學(xué)計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì);.3關(guān)于大實(shí)驗(yàn)檢查請(qǐng)各組抓緊時(shí)間，完成大實(shí)驗(yàn)設(shè)計(jì)和調(diào)試。15周(12月15日至19日)進(jìn)行并完成最終檢查。請(qǐng)同學(xué)們按組準(zhǔn)備好以下材料：調(diào)試完成的教學(xué)計(jì)算機(jī)檢查方案：供檢查設(shè)計(jì)的匯編語(yǔ)言程序以及預(yù)期結(jié)果（包含擴(kuò)展指令）設(shè)計(jì)文檔最終檢查時(shí)間、地點(diǎn)請(qǐng)各班科代表在14周與我們確定。16周，請(qǐng)各班選出一組，在課堂上和大家交流;.4大實(shí)驗(yàn)提交文檔列表指令系統(tǒng)設(shè)計(jì)文檔指令系統(tǒng)列表設(shè)計(jì)說(shuō)明；運(yùn)算器設(shè)計(jì)文檔線路邏輯圖設(shè)計(jì)說(shuō)明有關(guān)GAL芯片的邏輯表達(dá)式控制器設(shè)計(jì)文檔（包括組合邏輯和微程序）線

2、路邏輯圖指令執(zhí)行流程圖指令執(zhí)行流程表有關(guān)GAL、MACH芯片的邏輯表達(dá)式內(nèi)存儲(chǔ)器、總線、接口等部分設(shè)計(jì)文檔線路邏輯圖設(shè)計(jì)說(shuō)明軟件設(shè)計(jì)文檔對(duì)監(jiān)控程序、交叉匯編程序修改的文檔和源程序組裝、調(diào)試過(guò)程中遇到的問(wèn)題和相應(yīng)的解決辦法項(xiàng)目完成后的心得體會(huì)、有關(guān)建議和意見(jiàn);.5大實(shí)驗(yàn)評(píng)分標(biāo)準(zhǔn)完成基本要求，起評(píng)分?jǐn)?shù)為80分，視情況酌情增減。監(jiān)控程序運(yùn)行正確（微程序和組合邏輯）擴(kuò)展指令能正常運(yùn)行提供的實(shí)驗(yàn)報(bào)告完整，規(guī)范有創(chuàng)新和特色，可有加分因素。修改了監(jiān)控，能完成對(duì)擴(kuò)展指令的匯編修改交叉匯編其他你們認(rèn)為有特點(diǎn)的地方，可以陳述總評(píng)成績(jī)=40%*考試成績(jī)+50%*大實(shí)驗(yàn)成績(jī)+10%*作業(yè)成績(jī)?nèi)艨荚嚦煽?jī)低于特定值，則無(wú)

3、論實(shí)驗(yàn)成績(jī)?nèi)绾危鶠椴患案?.6層次存儲(chǔ)器系統(tǒng)層次存儲(chǔ)器系統(tǒng) 選用生產(chǎn)與運(yùn)行成本不同的、存儲(chǔ)容量不同的、讀寫(xiě)速度不同的多種存儲(chǔ)介質(zhì)，組成一個(gè)統(tǒng)選用生產(chǎn)與運(yùn)行成本不同的、存儲(chǔ)容量不同的、讀寫(xiě)速度不同的多種存儲(chǔ)介質(zhì)，組成一個(gè)統(tǒng)一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度容一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度容量成本方面的優(yōu)勢(shì)，從而達(dá)到最優(yōu)性能價(jià)格比，以滿足使用要求。量成本方面的優(yōu)勢(shì)，從而達(dá)到最優(yōu)性能價(jià)格比，以滿足使用要求。 例如，用容量更小但速度最快的例如，用容量更小但速度最快的 SRAM芯片組成芯片組成 CACHE，容量

4、較大速度適中的，容量較大速度適中的 DRAM芯片芯片組成組成 MAIN MEMORY，用容量特大但速度極慢的磁盤(pán)設(shè)備構(gòu)成，用容量特大但速度極慢的磁盤(pán)設(shè)備構(gòu)成 VIRTUAL MEMORY。;.7程序的局部性原理程序在一定的時(shí)間段內(nèi)通常只訪問(wèn)較小的地址空間兩種局部性：時(shí)間局部性空間局部性地址空間訪問(wèn)概率;.8現(xiàn)代計(jì)算機(jī)的層次存儲(chǔ)器系統(tǒng)利用程序的局部性原理:以最低廉的價(jià)格提供盡可能大的存儲(chǔ)空間以最快速的技術(shù)實(shí)現(xiàn)高速存儲(chǔ)訪問(wèn)ControlDatapathSecondaryStorage(Disk)ProcessorRegistersMainMemory(DRAM)SecondLevelCache(S

5、RAM)On-ChipCache1nsMilliseconds GBSpeed (ns):10ns50-100nsMB-GB100sSize (bytes):KB-MBTertiaryStorage(Disk)SecondsTerabytes;.9SRAM典型時(shí)序?qū)憰r(shí)序:D讀時(shí)序:WE_LA寫(xiě)保持時(shí)間寫(xiě)建立時(shí)間ADOE_L2Nwordsx M bitSRAMNMWE_L寫(xiě)入數(shù)據(jù)寫(xiě)入地址OE_LHigh Z讀地址Junk讀訪問(wèn)時(shí)間讀出數(shù)據(jù)讀訪問(wèn)時(shí)間讀出數(shù)據(jù)讀地址;.10動(dòng)態(tài)存儲(chǔ)器的存儲(chǔ)原理動(dòng)態(tài)存儲(chǔ)器，是用金屬氧化物半導(dǎo)體（MOS）的單個(gè)MOS管來(lái)存儲(chǔ)一個(gè)二進(jìn)制位（bit）信息的。信息被存儲(chǔ)在MO

6、S管T的源極的寄生電容CS中，例如，用CS中存儲(chǔ)有電荷表示1，無(wú)電荷表示0。;.11+ +- -VDDCS字線字線位位線線T 寫(xiě)寫(xiě) 1 ：使位線為低電平，：使位線為低電平，高，高，T 導(dǎo)通，導(dǎo)通，低，低，T 截止。截止。低低若若CS 上無(wú)電荷，則上無(wú)電荷，則 VDD 向向 CS 充電；充電； 把把 1 信號(hào)寫(xiě)入了電容信號(hào)寫(xiě)入了電容 CS 中。中。若若CS 上有電荷，則上有電荷，則 CS 的電荷不變，的電荷不變，保持原記憶的保持原記憶的 1 信號(hào)不變。信號(hào)不變。;.12+ +- -VDDCS字線字線位位線線T 寫(xiě)寫(xiě) 1 ：使位線為低電平，：使位線為低電平，高，高，T 導(dǎo)通，導(dǎo)通，低，低，T 截止

7、。截止。低低若若CS 上無(wú)電荷，則上無(wú)電荷，則 VDD 向向 CS 充電；充電； 把把 1 信號(hào)寫(xiě)入了電容信號(hào)寫(xiě)入了電容 CS 中。中。若若CS 上有電荷，則上有電荷，則 CS 的電荷不變，的電荷不變，保持原有的內(nèi)容保持原有的內(nèi)容 1 不變；不變；;.13+ +- -VDDCS字線字線位位線線T高，高，T 導(dǎo)通，導(dǎo)通，低，低，T 截止。截止。高高寫(xiě)寫(xiě) 0 ：使位線為高電平，：使位線為高電平，若若CS 上有電荷，則上有電荷，則 CS 通過(guò)通過(guò) T 放電；放電； 若若CS 上無(wú)電荷，則上無(wú)電荷，則 CS 無(wú)充放電動(dòng)作，無(wú)充放電動(dòng)作， 保持原記憶的保持原記憶的 0 信號(hào)不變。信號(hào)不變。把把 0 信號(hào)

8、寫(xiě)入了電容信號(hào)寫(xiě)入了電容 CS 中。中。 ;.14VDDCS字線字線位位線線T高，高，T 導(dǎo)通，導(dǎo)通，低，低，T 截止。截止。高高寫(xiě)寫(xiě) 0 ：使位線為高電平，：使位線為高電平，若若CS 上有電荷，則上有電荷，則 CS 通過(guò)通過(guò) T 放電；放電； 若若CS 上無(wú)電荷，則上無(wú)電荷，則 CS 無(wú)充放電動(dòng)作，無(wú)充放電動(dòng)作， 保持原記憶的保持原記憶的 0 信號(hào)不變。信號(hào)不變。把把 0 信號(hào)寫(xiě)入了電容信號(hào)寫(xiě)入了電容 CS 中。中。 ;.15+- -VDDCS字線字線位位線線T接在位線上的讀出放大器會(huì)感知這種變化，讀出為接在位線上的讀出放大器會(huì)感知這種變化，讀出為 1。 高，高，T 導(dǎo)通，導(dǎo)通，高高讀操作：

9、讀操作： 首先使位線充電至高電平，當(dāng)字線來(lái)高電平后，首先使位線充電至高電平，當(dāng)字線來(lái)高電平后，T導(dǎo)通，導(dǎo)通，低低1. 若若 CS 上無(wú)電荷，則位線上無(wú)電位變化上無(wú)電荷，則位線上無(wú)電位變化 ，讀出為，讀出為 0 ；2. 若若 CS 上有電荷，上有電荷，并使位線電位由高變低，并使位線電位由高變低，則會(huì)放電，則會(huì)放電，;.16位線位線127位線位線 0CSVDDCSVDDCS/2VDDCS/2VDDVSSVSSVDDVDDCS/2CS/2VDDVDD參考單元參考單元參考單元參考單元 預(yù)充電預(yù)充電 放大器放大器另一側(cè)另一側(cè) 64 行行本側(cè)本側(cè) 64 行行DD字線字線 0字線字線127讀出電路讀出電路;

10、.17破壞性讀出：讀操作后，被讀單元的內(nèi)容一定被清為零，破壞性讀出：讀操作后，被讀單元的內(nèi)容一定被清為零，必須把剛讀出的內(nèi)容立即寫(xiě)回去，通常稱其為預(yù)充電延遲，必須把剛讀出的內(nèi)容立即寫(xiě)回去，通常稱其為預(yù)充電延遲，它影響存儲(chǔ)器的工作頻率，在結(jié)束預(yù)充電前不能開(kāi)始下一次讀。它影響存儲(chǔ)器的工作頻率，在結(jié)束預(yù)充電前不能開(kāi)始下一次讀。要定期刷新：在不進(jìn)行讀寫(xiě)操作時(shí)，要定期刷新：在不進(jìn)行讀寫(xiě)操作時(shí)，DRAM 存儲(chǔ)器的各單元存儲(chǔ)器的各單元處于斷路狀態(tài)，由于漏電的存在，保存在電容處于斷路狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會(huì)上的電荷會(huì)慢慢地漏掉，為此必須定時(shí)予以補(bǔ)充，通常稱其為刷新操作。慢慢地漏掉，為此

11、必須定時(shí)予以補(bǔ)充，通常稱其為刷新操作。刷新不是按字處理，而是每次刷新一行，即為連接在同一行上刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲(chǔ)單元的電容補(bǔ)充一次能量。所有存儲(chǔ)單元的電容補(bǔ)充一次能量。 刷新有兩種常用方式：刷新有兩種常用方式： 集中刷新，停止內(nèi)存讀寫(xiě)操作，逐行將所有各行刷新一遍；集中刷新，停止內(nèi)存讀寫(xiě)操作，逐行將所有各行刷新一遍； 分散刷新，每一次內(nèi)存讀寫(xiě)后，刷新一行，各行輪流進(jìn)行。分散刷新，每一次內(nèi)存讀寫(xiě)后，刷新一行，各行輪流進(jìn)行。 或在規(guī)定的期間內(nèi)，如或在規(guī)定的期間內(nèi)，如 2 ms ，能輪流把所有各行刷新一遍。，能輪流把所有各行刷新一遍。快速分頁(yè)組織的存儲(chǔ)器：快速

12、分頁(yè)組織的存儲(chǔ)器：行、列地址要分兩次給出，但連續(xù)地讀寫(xiě)用到相同的行地址時(shí)，行、列地址要分兩次給出，但連續(xù)地讀寫(xiě)用到相同的行地址時(shí)，也可以在前一次將行地址鎖存，之后僅送列地址，以節(jié)省送地也可以在前一次將行地址鎖存，之后僅送列地址，以節(jié)省送地址的時(shí)間，支持這種運(yùn)行方式的被稱為快速分頁(yè)組織的存儲(chǔ)器。址的時(shí)間，支持這種運(yùn)行方式的被稱為快速分頁(yè)組織的存儲(chǔ)器。;.18動(dòng)態(tài)存儲(chǔ)器讀寫(xiě)過(guò)程動(dòng)態(tài)存儲(chǔ)器芯片行地址和列地址數(shù)據(jù)總線DB片選信號(hào)/CS讀寫(xiě)信號(hào)/WE動(dòng)態(tài)存儲(chǔ)器集成度高，存儲(chǔ)容量大，為節(jié)約管腳數(shù)，地址分為行地址和列地址;.19DRAM 寫(xiě)時(shí)序ADOE_L256K x 8DRAM98WE_LCAS_LRAS

13、_LWE_LA行地址OE_LJunk寫(xiě)訪問(wèn)時(shí)間寫(xiě)訪問(wèn)時(shí)間寫(xiě)訪問(wèn)時(shí)間寫(xiě)訪問(wèn)時(shí)間CAS_LRAS_L列地址行地址Junk列地址DJunkJunk寫(xiě)入數(shù)據(jù)寫(xiě)入數(shù)據(jù)寫(xiě)入數(shù)據(jù)寫(xiě)入數(shù)據(jù)JunkDRAM 寫(xiě)周期時(shí)間寫(xiě)周期時(shí)間WE_L在在CAS_L信號(hào)之前有效信號(hào)之前有效WE_L 在在CAS_L信號(hào)之后有效信號(hào)之后有效DRAM 寫(xiě)訪問(wèn)開(kāi)始于:RAS_L信號(hào)有效兩種寫(xiě)方式: WE_L信號(hào)早和晚于 CAS_L信號(hào)有效;.20DRAM 讀時(shí)序ADOE_L256K x 8DRAM98WE_LCAS_LRAS_LOE_LA行地址WE_LJunk讀訪問(wèn)時(shí)間輸出使能延遲CAS_LRAS_L列地址行地址Junk列地址DHig

14、h Z讀出數(shù)據(jù)讀周期時(shí)間OE_L在 CAS_L有效之前有效OE_L 在CAS_L有效之后有效DRAM 讀訪問(wèn)開(kāi)始于:RAS_L信號(hào)有效兩種讀方式: OE-L早于或晚于 CAS_L有效 Junk讀出數(shù)據(jù)High Z;.21靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性 SRAM DRAM存儲(chǔ)信息存儲(chǔ)信息 觸發(fā)器觸發(fā)器 電容電容 破壞性讀出破壞性讀出 非非 是是需要刷新需要刷新 不要不要 需要需要 送行列地址送行列地址 同時(shí)送同時(shí)送 分兩次送分兩次送運(yùn)行速度運(yùn)行速度 快快 慢慢集成度集成度 低低 高高發(fā)熱量發(fā)熱量 大大 小小存儲(chǔ)成本存儲(chǔ)成本 高高 低低;.22主存儲(chǔ)器的多體結(jié)構(gòu)主存儲(chǔ)器的多體結(jié)構(gòu)

15、 為了提高計(jì)算機(jī)系統(tǒng)的工作效率，需為了提高計(jì)算機(jī)系統(tǒng)的工作效率，需要提高主存儲(chǔ)器的讀寫(xiě)速度。為此可以實(shí)要提高主存儲(chǔ)器的讀寫(xiě)速度。為此可以實(shí)現(xiàn)多個(gè)能夠獨(dú)立地執(zhí)行讀寫(xiě)的主存儲(chǔ)器體，現(xiàn)多個(gè)能夠獨(dú)立地執(zhí)行讀寫(xiě)的主存儲(chǔ)器體，以便提高多個(gè)存儲(chǔ)體之間并行讀寫(xiě)的能力。以便提高多個(gè)存儲(chǔ)體之間并行讀寫(xiě)的能力。多體結(jié)構(gòu)同時(shí)適用于靜態(tài)和動(dòng)態(tài)的存儲(chǔ)器。多體結(jié)構(gòu)同時(shí)適用于靜態(tài)和動(dòng)態(tài)的存儲(chǔ)器。考慮到程序運(yùn)行的局部性原理，多個(gè)存儲(chǔ)考慮到程序運(yùn)行的局部性原理，多個(gè)存儲(chǔ)體應(yīng)按低位地址交叉編址的方式加以組織體應(yīng)按低位地址交叉編址的方式加以組織。類(lèi)似的也可按一體多字的方式設(shè)計(jì)存儲(chǔ)器。類(lèi)似的也可按一體多字的方式設(shè)計(jì)存儲(chǔ)器。;.23地址

16、寄存器地址寄存器 主存儲(chǔ)器存儲(chǔ)體主存儲(chǔ)器存儲(chǔ)體 W W W W 數(shù)據(jù)總線數(shù)據(jù)總線一體多字結(jié)構(gòu)一體多字結(jié)構(gòu);.24地址寄存器地址寄存器 數(shù)據(jù)總線數(shù)據(jù)總線 0字字 1字字 2字字 3字字 單字多體結(jié)構(gòu)單字多體結(jié)構(gòu);.25小結(jié):程序的局部性原理:時(shí)間局部性：最近被訪問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪問(wèn)最近被訪問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪問(wèn)空間局部性：CPU很可能訪問(wèn)最近被訪問(wèn)過(guò)的地址單元附近的地址單元。很可能訪問(wèn)最近被訪問(wèn)過(guò)的地址單元附近的地址單元。利用程序的局部性原理：使用盡可能大容量的廉價(jià)、低速存儲(chǔ)器存放程序和數(shù)據(jù)。使用高速存儲(chǔ)器來(lái)滿足CPU對(duì)速度的要求。DRAM 速度慢，但容量大，價(jià)格低可用于實(shí)

17、現(xiàn)大容量的主存儲(chǔ)器系統(tǒng)。SRAM 速度快，但容量小，價(jià)格高用于實(shí)現(xiàn)高速緩沖存儲(chǔ)器Cache。;.26小結(jié)設(shè)計(jì)主存儲(chǔ)器確定最大尋址空間確定字長(zhǎng)確定讀寫(xiě)時(shí)序得到控制信號(hào);.27教學(xué)計(jì)算機(jī)TEC-2000存儲(chǔ)器設(shè)計(jì)設(shè)計(jì)要求需要ROM來(lái)存放監(jiān)控程序需要RAM供用戶和監(jiān)控程序使用能夠讓用戶進(jìn)行擴(kuò)展設(shè)計(jì)原則盡量簡(jiǎn)單，能體現(xiàn)出原理課教學(xué)要求不追求高速度;.28控制總線設(shè)計(jì)時(shí)鐘信號(hào)與CPU時(shí)鐘同步（降低了CPU主頻）讀寫(xiě)信號(hào)/MIOREQ/WE 0 0 0內(nèi)存寫(xiě)/MWR 接/WE 0 0 1內(nèi)存讀/MRD 接/OE 0 1 0I/O寫(xiě)/WR 0 1 1I/O讀/RD 1 X X 不用用DC3實(shí)現(xiàn);.29TEC

18、-2000內(nèi)存控制信號(hào)獲取1B 1A 1GDC3 1392B 2A 2G1Y0 1Y1 1Y2 1Y32Y0 2Y1REQ WE GNDMIOMWR MRD WR RDMMREQ IOREQ74LS139：雙2-4譯碼器;.30地址總線設(shè)計(jì)片選信號(hào)A15、A14和A13最高位地址譯碼產(chǎn)生/MMREQ作為使能信號(hào)地址信號(hào)A10A0：11位地址1個(gè)地址單元對(duì)應(yīng)4個(gè)地址來(lái)自地址寄存器用DC5實(shí)現(xiàn);.31TEC-2000片選信號(hào)DC5 138A15A14A13GNDMMREQVCCCBAG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y700001FFF20003FFF40005FFF60007FFF80

19、009FFFA000BFFFC000DFFFE000FFFFDC5 74LS138: 3-8譯碼器;.32TEC-2000地址信號(hào)RAML 6116ROML 28C64RAMH 6116ROMH 28C64MWRWEWEA10A0D15D8D7D0D15D0A12A0A12A0A10A0A10A0OECSCSOEOEOECSCSY1Y1Y0Y0MRDMRDD15D8D7D0地址總線數(shù)據(jù)總線WEWEMRDMRD;.33A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位機(jī)短接16位機(jī)

20、斷開(kāi)A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDGND2 21 24 25 31019 22 23 182 21 24 25 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/

21、MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/R

22、TOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/INTR/DI/INTN/EI321131415456712111234561514131211109712456151413121110971514131211109715141312111097123456123456Q3 Q2 Q1 Q0P3 P2 P1 P0CLKLoadCLRTPVCCGNDVCCR1outR1in T1outT1inR2in T2outT2inR2out串口 213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDD

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