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認(rèn)證類型：機(jī)構(gòu)認(rèn)證

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IP屬地：寧夏 上傳時(shí)間：2021-10-30 格式：DOC 頁(yè)數(shù)：13 大?。?03KB 積分：10.8 舉報(bào) 版權(quán)申訴

1、實(shí)驗(yàn)二 ttl集成邏輯門的邏輯功能與參數(shù)測(cè)試一、實(shí)驗(yàn)?zāi)康?1掌握ttl與非門邏輯功能的測(cè)試方法； 2熟悉ttl與非門主要參數(shù)的測(cè)量方法；3熟悉th-sz型數(shù)字電路實(shí)驗(yàn)箱的結(jié)構(gòu)和使用方法；二、預(yù)習(xí)要求 1什么叫ttl集成電路？它使用的電源電壓是多少？ 2說(shuō)明ttl與非門不使用的輸入端應(yīng)如何處置？ 3復(fù)習(xí)ttl與非門的邏輯功能，主要參數(shù)的概念和測(cè)量方法；4ttl與非門的輸出特性曲線？從中讀取相關(guān)的參數(shù)值；三、實(shí)驗(yàn)原理1與非門的邏輯功能當(dāng)輸入端中有一個(gè)或一個(gè)以上是低電平時(shí)，輸出端為高電平；只有當(dāng)輸入端全部為高電平時(shí)，輸出端才是低電平。即有“0”得“1”，全“1得“0”.其邏輯表達(dá)式為y=2本實(shí)驗(yàn)采用

2、4輸入雙與非門74ls20,即在一塊集成塊內(nèi)含有兩個(gè)互相獨(dú)立的與非門，每個(gè)與非門有4個(gè)輸入端。其邏輯符號(hào)及引腳排列如圖2-1 (a) (b)所示：y= 1 2 3 4 5 6 7 (a)國(guó)家標(biāo)準(zhǔn)邏輯符號(hào) (b) 74ls20引腳排列 圖2-1 74ls20國(guó)家標(biāo)準(zhǔn)邏輯符號(hào)及引腳排列四、實(shí)驗(yàn)器件1th-sz型數(shù)字電路實(shí)驗(yàn)箱2數(shù)字萬(wàn)用表ut563ttl與非門74ls20 4若干導(dǎo)線五、實(shí)驗(yàn)內(nèi)容 1驗(yàn)證ttl與非門74ls20的邏輯功能 在合適的位置選取一個(gè)14腳的集成塊插座，按圖22接好線。每個(gè)門的4個(gè)輸入端（假設(shè)為a, b, c, d）接邏輯開(kāi)關(guān)輸出插口，以提供“0”與“1”電平信號(hào)（開(kāi)關(guān)向上，

3、輸出“1”；向下為“0”）。門的輸出端（假設(shè)為y）接led發(fā)光二極管，led亮為輸出“1”，滅為輸出“0”。按表2-1的真值表逐個(gè)測(cè)試集成塊中2個(gè)與非門的邏輯功能。表2-1 74ls20真值表輸 入輸 出a1(1)b(2)c1(3)b1(2)y1y211110111101111011110圖2-2 74ls20邏輯功能測(cè)試電路274ls20主要參數(shù)的測(cè)試（將測(cè)試值填入表2-2） 低電平輸出電源電流iccl、高電平輸出電源電流icch、74ls20總的靜態(tài)功耗、低電平輸入電流iil ,高電平輸入電流iih (iih很小，可不測(cè))扇出系數(shù)no（先測(cè)出允許灌入的最大負(fù)載電流iol ） （a） （b）

4、 （c） （d） 圖2-3 74ls20主要參數(shù)測(cè)試電路(1)低電平輸出電源電流iccl指所有輸入端懸空，輸出端空載，74ls20輸出低電平時(shí)，電源提供給器件的電流。測(cè)試電路如圖2-3 (a)所示。(2)高電平輸出電源電流icch 指每個(gè)門各有一個(gè)以上的輸入端接地（最好全部接地），輸出端空載，74ls20輸出高電平時(shí)，電源提供的電流。測(cè)試電路如圖2-3 (b)示。(3)計(jì)算74ls20總的靜態(tài)功耗 iccl和icch標(biāo)志著器件靜態(tài)功耗的大小,通常icclicch，所以靜態(tài)功耗為pccl=vccicch。 (4)低電平輸入電流iil指被測(cè)輸入端接地，其余輸入端懸空時(shí)，由被測(cè)輸入端流出的電流值。希

5、望iil越小 越好。測(cè)試電路如圖2-3 (c)示。(5)高電平輸入電流iih指被測(cè)輸入端接高電平，其余輸入端接地，流入被測(cè)輸入端的電流值。希望iih越小 越好。測(cè)試電路如圖2-3 (d)示（因?yàn)閕ih很小，微安級(jí)，一般免于測(cè)試。本實(shí)驗(yàn)也不測(cè)）。(6)扇出系數(shù)n0 指門電路能驅(qū)動(dòng)同類門的個(gè)數(shù)，它是衡量門電路帶負(fù)載能力的一個(gè)參數(shù)。 n0= i0l/iil 一般n0>8其中：iol 是指當(dāng)vol達(dá)到規(guī)定輸出的低電平的規(guī)范值（一般為0.4v）時(shí)，門電路允許灌入的最大負(fù)載電流。iol測(cè)試電路如圖2-4示：圖2-4 扇出系數(shù)測(cè)試電路 圖2-5 電壓傳輸特性測(cè)試電路表2-2 主要參數(shù)測(cè)試結(jié)果iccl（

6、ma）icch（ma）iil（a）iol（ma）no（計(jì)算）pccl（計(jì)算） 3電壓傳輸特性門的輸出電壓u0隨輸入電壓ui而變化的曲線稱為門的電壓傳輸特性，通過(guò)它可以讀得門電路的一些重要參數(shù)，如輸出高電平uoh、輸出低電平uol、關(guān)門電平uoff、開(kāi)門電平uon、門限電平uth等值。測(cè)試電路如圖2-5所示：(1)采用逐點(diǎn)測(cè)試法，即調(diào)節(jié)rw,按表2-3逐點(diǎn)測(cè)得ui及u0的值，然后繪制曲線。 表2-3 電壓傳輸特性u(píng)i(v)00.20.40.60.81.01.21.41.51.62.02.53.03.5uo(v)(2)繪制電壓傳輸特性曲線，并讀出輸出高電平uoh、輸出低電平uol、關(guān)門電平uoff

7、、開(kāi)門電平uon、門限電平ut的值，填入表2-4。表2-4 門電路有關(guān)的重要參數(shù)uoh(v)uol(v)uoff(v)uoff(v)uth(v) 六、實(shí)驗(yàn)報(bào)告要求 1回答預(yù)習(xí)要求中提出的問(wèn)題； 2記錄、整理實(shí)驗(yàn)結(jié)果，并對(duì)結(jié)果進(jìn)行分析； 3畫(huà)出實(shí)測(cè)的電壓傳輸特性曲線，從中讀出輸出高電平uoh、輸出低電平uol、關(guān)門電平uoff、開(kāi)門電平uon、門限電平uth的值，并在圖中標(biāo)出。 七、實(shí)驗(yàn)注意事項(xiàng)1ttl電源電壓使用范圍為+4.5v-+5.5v之間，超過(guò)5. 5v將損壞器件；低于4. 5v器件的邏輯功能將不正常。實(shí)驗(yàn)中要求使用+5v。電源極性絕對(duì)不允許接錯(cuò)。 2接插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插

8、反。 3連線之前，先用萬(wàn)用表測(cè)量導(dǎo)線是否導(dǎo)通。 4輸出端不允許直接接地或直接接+5v電源，否則將損壞器件。 5ttl與非門74ls20不用的輸入端可以懸空，示為“1”輸入。為了保證邏輯的絕對(duì)可靠，最好將不用端全部接+5v電源。實(shí)驗(yàn)三 組合邏輯電路實(shí)驗(yàn)分析一、實(shí)驗(yàn)?zāi)康?1掌握組合邏輯電路的分析方法與測(cè)試方法； 2了解組合電路的冒險(xiǎn)現(xiàn)象及消除方法； 3驗(yàn)證半加器、全加器的邏輯功能。二、預(yù)習(xí)要求 1復(fù)習(xí)組合邏輯電路的分析方法； 2復(fù)習(xí)用與非門和異或門等構(gòu)成的半加器、全加器的工作原理； 3復(fù)習(xí)組合電路冒險(xiǎn)現(xiàn)象（險(xiǎn)象）的種類、產(chǎn)生原因，如何消除？三、實(shí)驗(yàn)原理 1組合邏輯電路由很多常用的門電路組合在一起，

9、實(shí)現(xiàn)某種功能的電路，它在任意時(shí)刻的輸出，僅取決于該時(shí)刻輸入信號(hào)的邏輯取值，而與信號(hào)作用前電路原來(lái)的狀態(tài)無(wú)關(guān)。 2組合邏輯電路的分析是指根據(jù)所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表，從而確定該電路的邏輯功能。其分析步驟為：列出真值表化成最簡(jiǎn)表達(dá)式分析邏輯功能根據(jù)電路寫出函數(shù)表達(dá)式3組合電路的冒險(xiǎn)現(xiàn)象 (1)實(shí)際情況下，由于器件的延時(shí)效應(yīng)，在一個(gè)組合電路中，輸入信號(hào)發(fā)生變化時(shí)，輸出出現(xiàn)瞬時(shí)錯(cuò)誤的現(xiàn)象，把這現(xiàn)象叫做組合電路中的冒險(xiǎn)現(xiàn)象，簡(jiǎn)稱險(xiǎn)象。這里研究靜態(tài)險(xiǎn)象，即電路達(dá)到穩(wěn)定時(shí)，出現(xiàn)的險(xiǎn)象。可分為0型靜態(tài)險(xiǎn)象（如圖3-1）和1型靜態(tài)險(xiǎn)象（如圖3-2）:圖3-1 0型靜態(tài)險(xiǎn)象 其

10、輸出函數(shù)y=a+,在電路達(dá)到穩(wěn)定時(shí)，即靜態(tài)時(shí)，輸出y總是1。然而在輸入a變化時(shí)，輸出y的某些瞬間會(huì)出現(xiàn)0，y出現(xiàn)窄脈沖，存在有靜態(tài)0型險(xiǎn)象。 圖3-2 1型靜態(tài)險(xiǎn)象其輸出函數(shù)y=a+,在電路達(dá)到穩(wěn)定時(shí)，即靜態(tài)時(shí)，輸出y總是o。然而在輸入a變化時(shí)，在輸出y的某些瞬間會(huì)出現(xiàn)1，y出現(xiàn)窄脈沖，存在有靜態(tài)1型險(xiǎn)象。 （2）進(jìn)一步研究得知，對(duì)于任何復(fù)雜的組合邏輯電路，只要能成為a+或a的形式，必然存在險(xiǎn)象。為了消除險(xiǎn)象，通常用增加校正項(xiàng)的方法，如果表達(dá)式中出現(xiàn)a+形式的電路，校正項(xiàng)為被賦值各變量的“乘積項(xiàng)”；表達(dá)式中出現(xiàn)a形式的電路，校正項(xiàng)為被賦值各變量的“和項(xiàng)”。例如：邏輯電路的表達(dá)式為y=b+ac；

11、當(dāng)b=c=1時(shí)，y=+a，y正常情況下，穩(wěn)定后應(yīng)輸出1，但實(shí)際中出現(xiàn)了0型靜態(tài)險(xiǎn)象。這時(shí)可以添加校正項(xiàng)bc，則yb+ac+bc=+a+1=1,從而消除了險(xiǎn)象。四、實(shí)驗(yàn)器件 1th-sz型數(shù)字電路實(shí)驗(yàn)箱 2.雙蹤示波器yb4320g3. 74ls00 74ls86 74ls02 4.若干導(dǎo)線五、實(shí)驗(yàn)內(nèi)容 1.分析、測(cè)試用與非門74ls00組成的半加器的邏輯功能 （1）寫出圖3-3的邏輯表達(dá)式 圖3-3由與非門74ls00組成的半加器電路 (2)根據(jù)表達(dá)式列出真值表3-1，并寫出最簡(jiǎn)函數(shù)表達(dá)式 （3）根據(jù)圖3-3，在實(shí)驗(yàn)箱上選定兩個(gè)14腳的插座，插好兩片74ls00，并接好連線，a, b兩輸入接至

12、邏輯開(kāi)關(guān)的輸出插口。s, c分別接至邏輯電平顯示輸入插口。按表3-2的要求進(jìn)行邏輯狀態(tài)的測(cè)試，將結(jié)果填入表3-2，與表3-1進(jìn)行比較，看兩者是否一致。表3.2 半加器理論值 表3.2 實(shí)驗(yàn)測(cè)量結(jié)果aby1y2y3scabcd0000010110101111s= c= 2分析、測(cè)試用異或門74ls86和與非門74ls00組成的半加器的邏輯功能,填入表3-3absc00011011表3.3 異或門組成的半加器圖3-4 異或門和與非門組成的半加器 s= c=aibici-1sisi0000101001100010111011113分析、測(cè)試用異或門74ls86、與非門74s00和或非門74ls02組

13、成的全加器的邏輯功能圖3-5 全加器邏輯電路（1）根據(jù)邏輯電路寫出全加器的邏輯函數(shù)表達(dá)式，并化為最簡(jiǎn)。 si= si=（2）按圖35連線，ai、bi、ci的值按表3-4輸入，觀察輸出si、si的值，填入表3-4。4觀察冒險(xiǎn)現(xiàn)象并消除（1）按圖3-6接線，當(dāng)b=c1時(shí)，a輸入矩形波（f1 mhz以上），用示波器觀察、記錄y波形。（2）用添加校正項(xiàng)的方法消除險(xiǎn)象。畫(huà)出校正后的電路圖，觀察、記錄校正后y輸出波形。 圖3-6 險(xiǎn)象的消除六、實(shí)驗(yàn)報(bào)告要求 1整理實(shí)驗(yàn)數(shù)據(jù)、圖表，并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析討論。 2總結(jié)組合電路的分析與測(cè)試方法。3對(duì)險(xiǎn)象進(jìn)行討論。七、實(shí)驗(yàn)注意事項(xiàng) 1實(shí)驗(yàn)中要求使用+5v，電源極性

14、絕對(duì)不允許接錯(cuò)。 2插集成塊時(shí)，要認(rèn)清定位標(biāo)記，不得插反。 3連線之前，先用萬(wàn)用表測(cè)量導(dǎo)線是否導(dǎo)通。4輸出端不允許直接接地或直接接+5v電源，否則將損壞器件。實(shí)驗(yàn)四 計(jì)數(shù)器及其應(yīng)用（設(shè)計(jì)性） 一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)集成觸發(fā)器構(gòu)成計(jì)數(shù)器的方法。2掌握中規(guī)模集成計(jì)數(shù)器的使用方法及功能側(cè)試方法。3用集成電路計(jì)數(shù)器構(gòu)成1n分頻器。 二、實(shí)驗(yàn)預(yù)習(xí)要求1復(fù)習(xí)計(jì)數(shù)器電路工作原理。 2預(yù)習(xí)中規(guī)模集成電路計(jì)數(shù)器74ls192的邏輯功能及使用方法。3復(fù)習(xí)實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)的方法。三、實(shí)驗(yàn)原理計(jì)數(shù)器是典型的時(shí)序邏輯電路，它是用來(lái)累計(jì)和記憶輸入脈沖的個(gè)數(shù)計(jì)數(shù)是數(shù)字系統(tǒng)中很重要的基本操作，集成計(jì)數(shù)器是最廣泛應(yīng)用的邏輯部件之一

15、。計(jì)數(shù)器種類較多，按構(gòu)成計(jì)數(shù)器中的多觸發(fā) 、器是否使用一個(gè)時(shí)鐘脈沖源來(lái)分，有同步計(jì)數(shù)器和異步計(jì)數(shù)器；根據(jù)計(jì)數(shù)制的不同，可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器：根據(jù)計(jì)數(shù)的增減趨勢(shì)，又分為加法、減法和可逆計(jì)數(shù)器。還有可預(yù)置數(shù)和可編程序功能計(jì)數(shù)器等。本實(shí)驗(yàn)主要研究中規(guī)模十進(jìn)制計(jì)數(shù)器74ls192的功能及應(yīng)用。1. 74ls192的主要原理（1）74ls192是同步十進(jìn)制可逆計(jì)數(shù)器，具有雙時(shí)鐘輸入，并具有清除和置數(shù)等功能，其邏輯符號(hào)及引腳排列如圖4-1所示。圖41 74ls192邏輯符號(hào)及引腳排列圖中：cpu加計(jì)數(shù)端 cpd一減計(jì)數(shù)端 /ld一置數(shù)端 cr一清零端 /co一非同步進(jìn)位輸出端/

16、bo一非同步借位輸出端 d0、 d1、d2、 d3一數(shù)據(jù)輸入端 q0、 q1、q2、q3一數(shù)據(jù)輸出端74ls192功能如下表41：輸 入輸 出cr/ldcpucpdd3d2d1d0q3q2q1q01xxxxxxx000000xxdcbadcba011xxxx加計(jì)數(shù)011xxxx減計(jì)數(shù)74ls192、減計(jì)數(shù)的狀態(tài)轉(zhuǎn)換表如下表32：加法計(jì)數(shù)（進(jìn)位）輸入脈沖數(shù)0123456789輸出q30000000011q20000111100q10011001100q00101010101減法計(jì)數(shù)（借位）2計(jì)數(shù)器的級(jí)聯(lián)使用一個(gè)十進(jìn)制計(jì)數(shù)器只能表示。0一9十個(gè)數(shù)，為擴(kuò)大計(jì)數(shù)器范圍，常用多個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)使用。同

17、步計(jì)數(shù)器往往設(shè)有進(jìn)位（或借位）輸出端，所以可以選用其進(jìn)位（或借位）輸出信號(hào)驅(qū)動(dòng)下一級(jí)計(jì)器。圖4一2是由74ls192利用其進(jìn)位輸出c0控制高一位的cpu端構(gòu)成的加計(jì)數(shù)級(jí)聯(lián)圖?？梢詫?shí)現(xiàn)1010100進(jìn)制（“00”一“99”）的計(jì)數(shù)；如果要構(gòu)成減計(jì)數(shù)電路，則利用其借位輸出b0麟組高位的cpd端，實(shí)現(xiàn)（“99”一“00”）的減法計(jì)數(shù)，如果計(jì)數(shù)初始值為0099其中一個(gè)數(shù)，則必須先在輸入端d3d0預(yù)置所要開(kāi)始計(jì)數(shù)的初始值，令ld0，將此初始值預(yù)置完成，此后重新置ld=1。 圖4-2加計(jì)數(shù)級(jí)聯(lián)圖3任意進(jìn)制計(jì)數(shù)的實(shí)現(xiàn) （1）復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器假設(shè)已有n進(jìn)制計(jì)數(shù)器，而需要得到一個(gè)m進(jìn)制計(jì)數(shù)器時(shí)，只要m&

18、lt;n,用復(fù)位法使計(jì)數(shù)器計(jì)數(shù)到m時(shí)置"0”，即獲得m進(jìn)制計(jì)數(shù)器。圖4-3所示為用一片74ls192并采用復(fù)位法構(gòu)成的5進(jìn)制加法計(jì)數(shù)器。圖4-4生所示為用兩片74ls192級(jí)聯(lián)并采用復(fù)位法構(gòu)成的幾60進(jìn)制加法計(jì)數(shù)器。圖4-3采用復(fù)位法構(gòu)成的5進(jìn)制加法計(jì)數(shù)器 圖4-4采用復(fù)位法構(gòu)成的60進(jìn)制加法計(jì)數(shù)（2）利用預(yù)置功能獲得任意進(jìn)制計(jì)數(shù)器圖4-5是一個(gè)用兩片74ls192級(jí)聯(lián)構(gòu)成的特殊12進(jìn)制加法計(jì)數(shù)器電路。在數(shù)字鐘里，對(duì)時(shí)位的計(jì)數(shù)序列是1，2，3,11，12；是12進(jìn)制，而且沒(méi)有0。即從1開(kāi)始計(jì)數(shù)、顯示到12為止，當(dāng)計(jì)數(shù)到13時(shí)，通過(guò)與非門產(chǎn)生一個(gè)復(fù)位信號(hào)，使74ls192 (2)時(shí)的十

19、位直接置成0000,而74ls192（1）時(shí)的個(gè)位直接置成0001,從而實(shí)現(xiàn)了1-12計(jì)數(shù)。 圖45 采用預(yù)置法構(gòu)成的特殊12進(jìn)制加法計(jì)數(shù)器四、實(shí)驗(yàn)儀器設(shè)備1. th-sz型數(shù)字電路實(shí)驗(yàn)箱2.兩片74ls192 一片74ls00五、實(shí)驗(yàn)內(nèi)容174ls192邏輯功能測(cè)試74ls192的16腳接vcc=+5v，8腳接地，計(jì)數(shù)脈沖cpu和cpd由單次脈沖源提供，置數(shù)端（/ld）、數(shù)據(jù)輸入端（d3d0）分別接邏輯開(kāi)關(guān)，輸出端（q3q0）接譯碼顯示輸入的相應(yīng)孔a、b、c、d，同時(shí)接至邏輯電平led顯示插孔，/c0和/b0接邏輯電平led顯示插孔。按表41逐項(xiàng)測(cè)試，判斷該集成塊的功能是否正常。表3-1逐項(xiàng)測(cè)試，判斷該集成塊的功能是否正常， （1）清零