第10章 工藝集成

1、集成電路中的隔離集成電路中的隔離CMOSCMOS集成電路的工藝集成集成電路的工藝集成雙極集成電路的工藝集成雙極集成電路的工藝集成 對(duì)于單個(gè)對(duì)于單個(gè)MOSFET,MOSFET,由源由源, ,漏漏, ,柵極組成，源、漏是由同種導(dǎo)電類柵極組成，源、漏是由同種導(dǎo)電類型型, ,與襯底導(dǎo)電類型相反，源漏之間的電流需要在柵下感應(yīng)導(dǎo)電與襯底導(dǎo)電類型相反，源漏之間的電流需要在柵下感應(yīng)導(dǎo)電溝道后才能形成，只要維持源溝道后才能形成，只要維持源- -襯底襯底PNPN結(jié)和漏結(jié)和漏- -襯底襯底PNPN結(jié)的反結(jié)的反偏偏,MOSFET,MOSFET能維持自隔離能維持自隔離。 只要金屬引線經(jīng)過兩個(gè)只要金屬引線經(jīng)過兩個(gè)MOSF

2、ETMOSFET之間的區(qū)域之間的區(qū)域, ,將會(huì)形成將會(huì)形成寄生的寄生的場(chǎng)效應(yīng)晶體管，場(chǎng)效應(yīng)晶體管，MOSMOS集成電路中的隔離就是防止場(chǎng)區(qū)的寄生場(chǎng)集成電路中的隔離就是防止場(chǎng)區(qū)的寄生場(chǎng)效應(yīng)晶體管開啟效應(yīng)晶體管開啟。uMOSFETMOSFET的構(gòu)成的構(gòu)成柵柵1 1柵柵2 2 防止場(chǎng)區(qū)的寄生場(chǎng)效應(yīng)晶體管開啟的方法之一是防止場(chǎng)區(qū)的寄生場(chǎng)效應(yīng)晶體管開啟的方法之一是提高提高寄生場(chǎng)效應(yīng)管的閾值電壓，使寄生場(chǎng)效應(yīng)管的閾值電壓高寄生場(chǎng)效應(yīng)管的閾值電壓，使寄生場(chǎng)效應(yīng)管的閾值電壓高于集成電路的工作電壓于集成電路的工作電壓。增加場(chǎng)區(qū)增加場(chǎng)區(qū)SiOSiO2 2的厚度；的厚度；增大氧化層下溝道的摻雜濃度，即形成溝道增大氧

3、化層下溝道的摻雜濃度，即形成溝道阻擋層。阻擋層。 一般來說一般來說, ,寄生場(chǎng)效應(yīng)晶體管的閾值電壓寄生場(chǎng)效應(yīng)晶體管的閾值電壓需要比集成需要比集成電路的電源電壓高電路的電源電壓高3-4V3-4V, ,以使相互隔離的兩個(gè)以使相互隔離的兩個(gè)MOSFETMOSFET間的間的泄漏電流小于泄漏電流小于1PA1PA。u提供提供MOSFETMOSFET閾值電壓的方法閾值電壓的方法u實(shí)現(xiàn)厚場(chǎng)氧化層的方法實(shí)現(xiàn)厚場(chǎng)氧化層的方法局部場(chǎng)氧化（局部場(chǎng)氧化（LOCOS, LOCal Oxidation of Silicon）u局部場(chǎng)氧化的工藝流程局部場(chǎng)氧化的工藝流程（1 1）首先在清洗后的硅片上熱氧化制備首先在清洗后的硅片

4、上熱氧化制備20-60nm20-60nm的的SiOSiO2 2層作為緩沖層，層作為緩沖層，用于減緩硅襯底與隨后淀積的氮化硅層之間的應(yīng)力；用于減緩硅襯底與隨后淀積的氮化硅層之間的應(yīng)力；（2 2）在）在SiOSiO2 2緩沖層上，利用緩沖層上，利用CVDCVD工藝淀積一層厚度為工藝淀積一層厚度為100-200nm100-200nm的氮化的氮化硅層作為氧化阻擋層；硅層作為氧化阻擋層；（3 3）淀積氮化硅層之后，光刻和刻蝕氮化硅層和二氧化硅緩沖層以形）淀積氮化硅層之后，光刻和刻蝕氮化硅層和二氧化硅緩沖層以形成隔離區(qū)，在保留光刻膠的情況下進(jìn)行場(chǎng)氧化層下面溝道雜質(zhì)濃度的成隔離區(qū)，在保留光刻膠的情況下進(jìn)行場(chǎng)

5、氧化層下面溝道雜質(zhì)濃度的注入，形成溝道阻擋層，以提高寄生場(chǎng)效應(yīng)管的閾值電壓。注入，形成溝道阻擋層，以提高寄生場(chǎng)效應(yīng)管的閾值電壓。（4 4）然后進(jìn)行熱氧化。氧化完成后，除去隔離區(qū)外的氮化硅和二氧化）然后進(jìn)行熱氧化。氧化完成后，除去隔離區(qū)外的氮化硅和二氧化硅緩沖層。硅緩沖層。LOCOSLOCOS隔離工藝流程圖隔離工藝流程圖然后進(jìn)行溝道雜然后進(jìn)行溝道雜質(zhì)濃度的注入質(zhì)濃度的注入去除氮化硅去除氮化硅u形成原因形成原因 在局部場(chǎng)氧化過程中，氧化劑透過在局部場(chǎng)氧化過程中，氧化劑透過襯底襯底SiOSiO2 2的橫向擴(kuò)散的橫向擴(kuò)散效應(yīng)效應(yīng), ,在氮化硅的邊緣到其內(nèi)部生成逐漸變薄的二氧化硅層在氮化硅的邊緣到其內(nèi)部

6、生成逐漸變薄的二氧化硅層, ,該部分的形狀和鳥的嘴部相似，通常稱為該部分的形狀和鳥的嘴部相似，通常稱為鳥嘴鳥嘴。u帶來的影響帶來的影響無用的過渡區(qū)，降低了集成度，影響平坦度無用的過渡區(qū)，降低了集成度，影響平坦度u改進(jìn)的方法改進(jìn)的方法回刻回刻LOCOSLOCOS工藝；多晶硅緩沖層的工藝；多晶硅緩沖層的LOCOSLOCOS工藝；工藝；界面界面保護(hù)的局部氧化工藝；側(cè)墻掩蔽的隔離工藝；保護(hù)的局部氧化工藝；側(cè)墻掩蔽的隔離工藝；自對(duì)自對(duì)準(zhǔn)平面氧化工藝準(zhǔn)平面氧化工藝 先在緩沖先在緩沖二氧化硅下淀積薄層二氧化硅下淀積薄層SiSi3 3N N4 4，保護(hù)了下面，保護(hù)了下面的硅界面，該氮化硅層抑制了氧化氣氛的橫向

7、擴(kuò)散的硅界面，該氮化硅層抑制了氧化氣氛的橫向擴(kuò)散, ,降低了鳥嘴的尺寸。降低了鳥嘴的尺寸。界面保護(hù)的局部氧化工藝，其英文為：界面保護(hù)的局部氧化工藝，其英文為：Sealed-Interface Local OxidationSealed-Interface Local Oxidation簡(jiǎn)稱簡(jiǎn)稱SILOSILOu定義定義u具體流程具體流程 生長(zhǎng)緩沖二氧化硅、氮化硅，刻蝕二氧化硅、氮化硅和硅。再淀積第二生長(zhǎng)緩沖二氧化硅、氮化硅，刻蝕二氧化硅、氮化硅和硅。再淀積第二層緩沖二氧化硅、氮化硅，并層緩沖二氧化硅、氮化硅，并CVDCVD二氧化硅層，各向異性刻蝕后只留下二氧化硅層，各向異性刻蝕后只留下側(cè)墻二氧

8、化硅保護(hù)部分，進(jìn)行溝道注入和生長(zhǎng)氧化層。側(cè)墻二氧化硅保護(hù)部分，進(jìn)行溝道注入和生長(zhǎng)氧化層。氮化硅氮化硅釋放應(yīng)力的釋放應(yīng)力的二氧化硅二氧化硅CVD SiO2Si3N4釋放應(yīng)力釋放應(yīng)力的的SiO2去除去除CVDSiO2只只留側(cè)墻的留側(cè)墻的刻出側(cè)墻后的圖形刻出側(cè)墻后的圖形去除隔離區(qū)的氮化硅去除隔離區(qū)的氮化硅和二氧化硅，露出硅和二氧化硅，露出硅平面，然后除去側(cè)墻平面，然后除去側(cè)墻CVD二氧化硅二氧化硅去除光刻膠、氮化硅去除光刻膠、氮化硅和緩沖二氧化硅和緩沖二氧化硅進(jìn)行溝道阻擋層的注入進(jìn)行溝道阻擋層的注入和生長(zhǎng)場(chǎng)二氧化硅層和生長(zhǎng)場(chǎng)二氧化硅層隔離區(qū)隔離區(qū)SiO2SiO2 除了除了LOCOSLOCOS隔離工藝

9、外，還有槽隔離方法，此法也可用在雙極器件隔隔離工藝外，還有槽隔離方法，此法也可用在雙極器件隔離和離和DRAMDRAM的溝槽電容。的溝槽電容。 淺槽隔離淺槽隔離利用各向異性干法刻蝕工藝在隔離區(qū)刻蝕出深度較淺的（利用各向異性干法刻蝕工藝在隔離區(qū)刻蝕出深度較淺的（0.30.6um)0.30.6um)溝槽溝槽, ,再用再用CVDCVD方法進(jìn)行氧化物的填充，隨之用方法進(jìn)行氧化物的填充，隨之用CMP CMP 方法除方法除去多余的氧化層，達(dá)到在硅片上選擇性保留厚氧化層的目的。去多余的氧化層，達(dá)到在硅片上選擇性保留厚氧化層的目的。Si3N4SiO2淀積保護(hù)層淀積保護(hù)層+緩沖層緩沖層光刻光刻/刻蝕刻蝕隔離區(qū)隔離

10、區(qū)刻蝕溝槽刻蝕溝槽CVD淀積氧淀積氧化層化層CMP去除去除Si3N4和多和多余余SiO2保護(hù)層保護(hù)層Shallow trench isolation工藝工藝u制作方法制作方法 一般一般P P型襯底上形成型襯底上形成n+n+埋層（埋層（做埋層是為了減小集電做埋層是為了減小集電區(qū)電阻區(qū)電阻）和）和n n型外延層，在外延層上淀積型外延層，在外延層上淀積SiOSiO2 2并進(jìn)行光刻并進(jìn)行光刻和刻蝕，去除光刻膠露出隔離區(qū)上的和刻蝕，去除光刻膠露出隔離區(qū)上的Si,Si,進(jìn)行進(jìn)行P P擴(kuò)散，形成擴(kuò)散，形成PNPN結(jié)。結(jié)。u工藝關(guān)鍵工藝關(guān)鍵 為了提高為了提高PNPN結(jié)的擊穿電壓結(jié)的擊穿電壓, ,降低收集區(qū)降低

11、收集區(qū)- -襯底結(jié)的結(jié)電襯底結(jié)的結(jié)電容容,P,P型隔離區(qū)不能和型隔離區(qū)不能和n+n+埋層接觸，必須考慮埋層和隔離區(qū)埋層接觸，必須考慮埋層和隔離區(qū)的最小間距。最小間距要考慮工藝的套刻誤差的最小間距。最小間距要考慮工藝的套刻誤差, ,及埋層和及埋層和擴(kuò)散區(qū)的橫向擴(kuò)散距離。擴(kuò)散區(qū)的橫向擴(kuò)散距離。u優(yōu)點(diǎn)優(yōu)點(diǎn)工藝簡(jiǎn)單工藝簡(jiǎn)單一、一、PNPN結(jié)隔離結(jié)隔離u存在問題存在問題隔離區(qū)較寬隔離區(qū)較寬, ,有效面積減少有效面積減少, ,集成度下降。集成度下降。P P型隔離區(qū)型隔離區(qū)推進(jìn)較深，橫向擴(kuò)散顯著，通常推進(jìn)較深，橫向擴(kuò)散顯著，通常P P型隔離區(qū)的寬度為型隔離區(qū)的寬度為n n層深度的兩倍。層深度的兩倍。隔離擴(kuò)散

12、引入了大的收集區(qū)隔離擴(kuò)散引入了大的收集區(qū)- -襯底和收集區(qū)襯底和收集區(qū)- -基區(qū)電基區(qū)電容，不利于集成電路速度的提高。容，不利于集成電路速度的提高。二、介質(zhì)隔離二、介質(zhì)隔離三、深槽隔離三、深槽隔離步驟步驟:1 1、在器件之間刻出深度大于、在器件之間刻出深度大于3um3um的溝槽的溝槽2 2、采用二氧化硅或多晶硅回填、采用二氧化硅或多晶硅回填3 3、CMPCMP使之平坦化使之平坦化優(yōu)點(diǎn)優(yōu)點(diǎn): :1 1、減少器件面積和發(fā)射極、減少器件面積和發(fā)射極- -襯底間的寄生電容襯底間的寄生電容2 2、增大雙極晶體管收集極之間的擊穿電壓。、增大雙極晶體管收集極之間的擊穿電壓。缺點(diǎn)缺點(diǎn): :工藝復(fù)雜工藝復(fù)雜,

13、,成本高成本高l19631963年年CMOSCMOS晶體管晶體管, ,優(yōu)點(diǎn)是反相器工作時(shí)幾乎沒有靜優(yōu)點(diǎn)是反相器工作時(shí)幾乎沒有靜電功耗；電功耗；l19661966年年 摻雜多晶硅替代鋁柵電極的摻雜多晶硅替代鋁柵電極的MOSFETMOSFET；l19691969年離子注入年離子注入, ,提高了溝道和源漏區(qū)域摻雜的控制提高了溝道和源漏區(qū)域摻雜的控制能力；能力；l19711971年年IntelIntel采用采用5umAl5umAl柵柵nMOSnMOS技術(shù)制成微處理器技術(shù)制成微處理器一、一、2020世紀(jì)世紀(jì)7070年代和年代和8080年代初，年代初， nMOSnMOS技術(shù)成為主流技術(shù)技術(shù)成為主流技術(shù)l1

14、9791979年出現(xiàn)硅化物柵技術(shù)；年出現(xiàn)硅化物柵技術(shù)；l19801980年出現(xiàn)了帶側(cè)墻的漏端輕摻雜結(jié)構(gòu)，降低熱載流年出現(xiàn)了帶側(cè)墻的漏端輕摻雜結(jié)構(gòu)，降低熱載流子效應(yīng)；子效應(yīng)；l19821982年出現(xiàn)了自對(duì)準(zhǔn)硅化物技術(shù)，降低源漏接觸區(qū)的年出現(xiàn)了自對(duì)準(zhǔn)硅化物技術(shù)，降低源漏接觸區(qū)的接觸電阻；同時(shí)還出現(xiàn)了淺槽隔離；接觸電阻；同時(shí)還出現(xiàn)了淺槽隔離；l19831983年出現(xiàn)了氮化年出現(xiàn)了氮化SiOSiO2 2柵介質(zhì)材料，改善可靠性；柵介質(zhì)材料，改善可靠性；l19851985年暈環(huán)技術(shù)、雙摻雜多晶硅柵年暈環(huán)技術(shù)、雙摻雜多晶硅柵CMOSCMOS結(jié)構(gòu)；結(jié)構(gòu)；l19871987年年IBM 0.1umMOSFET,I

15、BM 0.1umMOSFET,標(biāo)志超深亞微米標(biāo)志超深亞微米MOSMOS技術(shù)基本技術(shù)基本成熟。成熟。二、二、2020世紀(jì)世紀(jì)8080年代后期年代后期CMOSCMOS集成電路工藝成為主流集成電路工藝成為主流l19871987年年IntelIntel在在386CPU386CPU中引入中引入1.2um CMOS1.2um CMOS技術(shù)，至此技術(shù)，至此CMOS CMOS 技技術(shù)占據(jù)統(tǒng)治地位。術(shù)占據(jù)統(tǒng)治地位。l2020世紀(jì)世紀(jì)9090年代年代 ：化學(xué)機(jī)械拋光、大馬士革鑲嵌工藝和銅互：化學(xué)機(jī)械拋光、大馬士革鑲嵌工藝和銅互連技術(shù)。連技術(shù)。lCMOSCMOS集成電路的發(fā)展遵循摩爾定律：每集成電路的發(fā)展遵循摩爾定

16、律：每1818個(gè)月集成度增加個(gè)月集成度增加1 1倍，其間特征尺寸縮小倍，其間特征尺寸縮小2 2 1/21/2倍，性能價(jià)格比增加倍，性能價(jià)格比增加1 1倍。倍。l20022002年已經(jīng)發(fā)展到年已經(jīng)發(fā)展到0.180.18m m階段，階段，0.130.13m m技術(shù)已經(jīng)成熟。技術(shù)已經(jīng)成熟。l一系列新型的非傳統(tǒng)一系列新型的非傳統(tǒng)CMOSCMOS器件的研制成為熱點(diǎn)。相繼出現(xiàn)了器件的研制成為熱點(diǎn)。相繼出現(xiàn)了部分耗盡、全耗盡和超薄體的部分耗盡、全耗盡和超薄體的SOI CMOSSOI CMOS器件、雙柵器件、器件、雙柵器件、FinFETFinFET等多種新型的器件結(jié)構(gòu)。等多種新型的器件結(jié)構(gòu)。三、三、CMOSC

17、MOS集成電路工藝的發(fā)展趨勢(shì)集成電路工藝的發(fā)展趨勢(shì)u定義：定義：在硅襯底上形成的、摻雜類型與硅襯底相反的區(qū)在硅襯底上形成的、摻雜類型與硅襯底相反的區(qū)域，使得在同一襯底上可以做域，使得在同一襯底上可以做N N溝道和溝道和P P溝道的溝道的MOSFETMOSFET。u形成：形成：離子注入或擴(kuò)散離子注入或擴(kuò)散u類型：類型：n n阱、阱、p p阱、雙阱阱、雙阱u偏置：偏置：p p型襯底接低電壓；型襯底接低電壓；n n型襯底接高電壓，阱區(qū)也需型襯底接高電壓，阱區(qū)也需接相應(yīng)的偏置，使接相應(yīng)的偏置，使pnpn始終處于反向偏置。始終處于反向偏置。u特點(diǎn)：特點(diǎn)：阱區(qū)內(nèi)的器件溝道摻雜濃度高，體效應(yīng)強(qiáng)，溝道阱區(qū)內(nèi)的

18、器件溝道摻雜濃度高，體效應(yīng)強(qiáng)，溝道遷移率下降，輸出電導(dǎo)下降、結(jié)電容增加。遷移率下降，輸出電導(dǎo)下降、結(jié)電容增加。lp p阱工藝易實(shí)現(xiàn)兩種場(chǎng)效應(yīng)晶體關(guān)鍵的性能匹配，適阱工藝易實(shí)現(xiàn)兩種場(chǎng)效應(yīng)晶體關(guān)鍵的性能匹配，適用于制備靜態(tài)邏輯電路用于制備靜態(tài)邏輯電路lN N阱工藝易于獲得高性能的阱工藝易于獲得高性能的nMOSnMOS器件器件( (做在低摻雜的襯做在低摻雜的襯底上），常用于微處理器、底上），常用于微處理器、DRAMDRAM等的設(shè)計(jì)等的設(shè)計(jì) 一、一、COMS ICCOMS IC中的阱中的阱 在邏輯電路中，希望在邏輯電路中，希望CMOS ICCMOS IC中的中的n n溝和溝和p p溝器件具有數(shù)溝器件具

19、有數(shù)值上相同的閾值電壓，同時(shí)為了獲得最大的驅(qū)動(dòng)能力，閾值上相同的閾值電壓，同時(shí)為了獲得最大的驅(qū)動(dòng)能力，閾值電壓應(yīng)盡可能小。多晶硅柵電極摻雜類型對(duì)于值電壓應(yīng)盡可能小。多晶硅柵電極摻雜類型對(duì)于MOSFETMOSFET的的閾值電壓控制及器件性能有重要的影響。閾值電壓控制及器件性能有重要的影響。u采用采用n+n+多晶硅作為柵電極多晶硅作為柵電極 由于功函數(shù)的非對(duì)稱性由于功函數(shù)的非對(duì)稱性,nMOS,nMOS的閾值電壓易調(diào)整，的閾值電壓易調(diào)整，但但pMOSpMOS的閾值電壓難以調(diào)整，會(huì)引起的閾值電壓難以調(diào)整，會(huì)引起pMOSpMOS器件性能的退器件性能的退化?；采用采用p+p+多晶硅作為柵電極多晶硅作為

20、柵電極 由于功函數(shù)的非對(duì)稱性由于功函數(shù)的非對(duì)稱性,pMOS,pMOS的閾值電壓易調(diào)整，的閾值電壓易調(diào)整，但但nMOSnMOS的閾值電壓難以調(diào)整，必須采用補(bǔ)償?shù)姆椒?。的閾值電壓難以調(diào)整，必須采用補(bǔ)償?shù)姆椒?。二、二、COMSCOMS集成電路中的柵電極集成電路中的柵電極u理想的方法理想的方法采用采用雙摻雜雙摻雜多晶硅柵工藝。多晶硅柵工藝。 在同一芯片上分別使用在同一芯片上分別使用n+n+和和p+p+多晶硅柵電極，即多晶硅柵電極，即nMOSnMOS采用采用n+n+多晶硅柵電極，多晶硅柵電極，pMOSpMOS采用采用p+p+多晶硅柵電極。多晶硅柵電極。這樣可以使這樣可以使nMOSnMOS與與pMOSpM

21、OS在閾值電壓、溝道長(zhǎng)度、溝道摻在閾值電壓、溝道長(zhǎng)度、溝道摻雜等多方面對(duì)稱。但雜等多方面對(duì)稱。但p+p+多晶硅中的多晶硅中的B B易擴(kuò)散進(jìn)入易擴(kuò)散進(jìn)入pMOSpMOS的的溝道，影響器件的閾值電壓和穩(wěn)定性。雜質(zhì)互擴(kuò)散會(huì)引溝道，影響器件的閾值電壓和穩(wěn)定性。雜質(zhì)互擴(kuò)散會(huì)引起雜質(zhì)的補(bǔ)償甚至反轉(zhuǎn)，影響器件的性能。起雜質(zhì)的補(bǔ)償甚至反轉(zhuǎn)，影響器件的性能。u離子注入，提高了雜質(zhì)擴(kuò)散濃度的可控性。離子注入，提高了雜質(zhì)擴(kuò)散濃度的可控性。三、三、COMSCOMS集成電路中的源漏結(jié)構(gòu)集成電路中的源漏結(jié)構(gòu)u輕摻雜源漏結(jié)構(gòu)（輕摻雜源漏結(jié)構(gòu)（LDD),LDD),降低漏區(qū)附近強(qiáng)電場(chǎng)引起的降低漏區(qū)附近強(qiáng)電場(chǎng)引起的熱電子效應(yīng)，提

22、供器件的可靠性。熱電子效應(yīng)，提供器件的可靠性。u源漏擴(kuò)展結(jié)構(gòu)，獲得超淺擴(kuò)展區(qū)形成淺結(jié)源漏擴(kuò)展結(jié)構(gòu)，獲得超淺擴(kuò)展區(qū)形成淺結(jié), ,抑制短溝效抑制短溝效應(yīng)，并提高器件間的隔離能力。應(yīng)，并提高器件間的隔離能力。u雜質(zhì)分布截面為暈環(huán)和袋狀結(jié)構(gòu)，雜質(zhì)分布截面為暈環(huán)和袋狀結(jié)構(gòu)，降低短溝效應(yīng)降低短溝效應(yīng), ,源漏源漏擴(kuò)展區(qū)的橫擴(kuò)擴(kuò)展區(qū)的橫擴(kuò), ,降低源漏串聯(lián)電阻。降低源漏串聯(lián)電阻。 源漏結(jié)構(gòu)的發(fā)展主要集中在加工工藝上，從最初的雜源漏結(jié)構(gòu)的發(fā)展主要集中在加工工藝上，從最初的雜質(zhì)擴(kuò)散，發(fā)展到以下各種改進(jìn)：質(zhì)擴(kuò)散，發(fā)展到以下各種改進(jìn)：u自對(duì)準(zhǔn)技術(shù)自對(duì)準(zhǔn)技術(shù)四、自對(duì)準(zhǔn)結(jié)構(gòu)和接觸四、自對(duì)準(zhǔn)結(jié)構(gòu)和接觸 自對(duì)準(zhǔn)技術(shù)是利用單

23、一掩模版在硅片上形成多層自自對(duì)準(zhǔn)技術(shù)是利用單一掩模版在硅片上形成多層自對(duì)準(zhǔn)結(jié)構(gòu)的技術(shù)?？梢院?jiǎn)化工藝，消除多塊掩模版之間對(duì)準(zhǔn)結(jié)構(gòu)的技術(shù)?？梢院?jiǎn)化工藝，消除多塊掩模版之間的對(duì)準(zhǔn)容差。最常見的是多晶硅柵自對(duì)準(zhǔn)進(jìn)行漏源雜質(zhì)的對(duì)準(zhǔn)容差。最常見的是多晶硅柵自對(duì)準(zhǔn)進(jìn)行漏源雜質(zhì)注入，同時(shí)完成多晶硅柵的雜質(zhì)注入。注入，同時(shí)完成多晶硅柵的雜質(zhì)注入。u接觸接觸 在集成電路工藝中，要求形成良好的歐姆接觸，以在集成電路工藝中，要求形成良好的歐姆接觸，以減小串聯(lián)電阻。目前通常采用減小串聯(lián)電阻。目前通常采用硅化物硅化物形成良好的接觸。形成良好的接觸。硅化物通常是指硅與難熔金屬形成的化合物。硅化物通常是指硅與難熔金屬形成的化

24、合物。u雙極集成電路工藝的發(fā)展雙極集成電路工藝的發(fā)展 雙極晶體管是最早發(fā)明的具有放大功能的半導(dǎo)體器件，雙極晶體管是最早發(fā)明的具有放大功能的半導(dǎo)體器件，一直在高速、模擬電路和功率電路占主導(dǎo)地位。但因一直在高速、模擬電路和功率電路占主導(dǎo)地位。但因功耗功耗大，其縱向尺寸無法跟隨橫向尺寸成比例縮小大，其縱向尺寸無法跟隨橫向尺寸成比例縮小而被而被CMOSCMOS工工藝排擠。藝排擠。 先進(jìn)工藝的開發(fā)以及對(duì)先進(jìn)工藝的開發(fā)以及對(duì)高速大電流增益高速大電流增益的要求使得雙的要求使得雙極工藝再次被重視，目前雙極工藝的發(fā)展是盡可能和極工藝再次被重視，目前雙極工藝的發(fā)展是盡可能和CMOSCMOS工藝兼容。工藝兼容。u基

25、本工藝可分為兩類基本工藝可分為兩類需要在器件之間制備電隔離區(qū)需要在器件之間制備電隔離區(qū)器件之間自然隔離的雙極集成電路工藝器件之間自然隔離的雙極集成電路工藝標(biāo)準(zhǔn)埋層雙極集成電路標(biāo)準(zhǔn)埋層雙極集成電路工藝流程示意圖工藝流程示意圖共需共需6 6塊掩膜板塊掩膜板一、深槽隔離一、深槽隔離 深槽隔離是在器件之間刻出深度大于深槽隔離是在器件之間刻出深度大于3 3m m的溝槽，隨后采用二的溝槽，隨后采用二氧化硅或多晶硅回填，并采用氧化硅或多晶硅回填，并采用CMPCMP使之平坦化。使之平坦化。 深槽隔離可減小器件面積和寄生電容，能顯著提高雙極集成電路深槽隔離可減小器件面積和寄生電容，能顯著提高雙極集成電路的集成度

26、和速度。但工藝復(fù)雜，成本高。的集成度和速度。但工藝復(fù)雜，成本高。二、多晶硅發(fā)射極二、多晶硅發(fā)射極 在發(fā)射區(qū)上直接淀積一層多晶硅，并對(duì)多晶硅進(jìn)行摻雜和退在發(fā)射區(qū)上直接淀積一層多晶硅，并對(duì)多晶硅進(jìn)行摻雜和退火，使雜質(zhì)擴(kuò)散到單晶硅形成發(fā)射區(qū)，并把這層多晶硅留下作為火，使雜質(zhì)擴(kuò)散到單晶硅形成發(fā)射區(qū)，并把這層多晶硅留下作為發(fā)射區(qū)的接觸。此結(jié)構(gòu)改善電流增益和縮小器件的縱向尺寸，獲發(fā)射區(qū)的接觸。此結(jié)構(gòu)改善電流增益和縮小器件的縱向尺寸，獲得淺的發(fā)射極。得淺的發(fā)射極。 采用自對(duì)準(zhǔn)技術(shù)，不存在套刻問題，采用采用自對(duì)準(zhǔn)技術(shù)，不存在套刻問題，采用雙層多晶硅，有效減雙層多晶硅，有效減小器件內(nèi)部電極接觸間的距離。小器件內(nèi)部電極接觸間的距離。三、自對(duì)準(zhǔn)發(fā)射極和基區(qū)接觸三、自對(duì)準(zhǔn)發(fā)射極和基區(qū)接觸淀積多晶硅，并進(jìn)行發(fā)射區(qū)的淀積多晶硅，并進(jìn)行發(fā)射區(qū)的n型型重?fù)诫s，通過快速熱退火，利用多重?fù)诫s，通過快速熱退火，利用多晶硅