石油大學(xué)數(shù)電實(shí)驗(yàn)

1、第一次1. 熟悉數(shù)字電子技術(shù)實(shí)驗(yàn)箱、學(xué)會(huì)導(dǎo)線測(cè)試箱的使用；2. 測(cè)試實(shí)驗(yàn)室常用數(shù)字邏輯芯片的邏輯功能：74LS00 74LS02 74LS04 74LS08 74LS20 74LS32 （預(yù)習(xí)時(shí)查出每個(gè)芯片的功能、內(nèi)部結(jié)構(gòu)以及管腳分配）3. 用一片74ls00分別實(shí)現(xiàn)下列邏輯函數(shù)： （預(yù)習(xí)時(shí)學(xué)畫(huà)出電路原理圖）4. 化簡(jiǎn)下列函數(shù)并用常用門(mén)電路實(shí)現(xiàn)： 第二次1.用最少的門(mén)電路實(shí)現(xiàn)三輸入變量的奇偶校驗(yàn)電路。當(dāng)三個(gè)輸入端有奇數(shù)個(gè)1時(shí)，輸出為高，否則為低（預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）2.用最少的門(mén)電路實(shí)現(xiàn)1位全加器（預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）3.設(shè)A、B、C、D是4位二進(jìn)制數(shù)（

2、A為高位），可用來(lái)表示16個(gè)十進(jìn)制數(shù)。請(qǐng)?jiān)O(shè)計(jì)一邏輯電路，使之能區(qū)分下列三種情況：（1） （2） （3） （預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）4.用門(mén)電路實(shí)現(xiàn)“判斷輸入者與受血者的血型符合規(guī)定的電路”，測(cè)試其功能。要求如下： 人類(lèi)由四種基本血型：A、B、AB、O 型。輸血者與受血者的血型必須符合下述原則；O型血可以輸給任意血型的人，但O型血的人只能接受O型血；AB型血只能輸給AB型血的人，但AB血型的人能夠接受所有血型的血；A 型血能給A型與AB型血的人；而A型血的人能夠接受A型與O型血；B型血能給B型與AB型血的人，而B(niǎo)型血的人能夠接受B型與O型血。試設(shè)計(jì)一個(gè)檢驗(yàn)輸血者與受血者血型是否符

3、合上述規(guī)定的邏輯電路，如果符合規(guī)定電路，輸出高電平（提示：電路只需要四個(gè)輸入端，它們組成一組二進(jìn)制數(shù)碼，每組數(shù)碼代表一對(duì)輸血與受血的血型對(duì)）。 約定“00”代表“O”型 “01”代表“A”型 “10”代表“B”型 “11”代表“AB”型（預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）第三次1.用一個(gè)3線8線譯碼器和最少的門(mén)電路設(shè)計(jì)一個(gè)奇偶校驗(yàn)電路，要求當(dāng)輸入的四個(gè)變量中有偶數(shù)個(gè)1時(shí)輸出為1，否則為0（預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）2.用4選1數(shù)據(jù)選擇器74ls153實(shí)現(xiàn)三輸入變量的奇偶校驗(yàn)電路。當(dāng)三個(gè)輸入端有奇數(shù)個(gè)1時(shí)，輸出為高，否則為低（預(yù)習(xí)時(shí)畫(huà)出電路原理圖，注明所用芯片型號(hào)）3.七段顯

4、示譯碼電路設(shè)計(jì)：利用集成8421BCD譯碼器MC4511對(duì)輸入的4位二級(jí)制數(shù)譯碼，并用共陰極數(shù)碼管顯示（預(yù)習(xí)時(shí)查出MC4511、共陰極數(shù)碼管的內(nèi)部結(jié)構(gòu)及管腳分配，畫(huà)出原理圖）第四次1.測(cè)試JK觸發(fā)器邏輯功能：74LS112是雙J-K觸發(fā)器，利用實(shí)驗(yàn)箱上的0-1電平、高低電平指示和單脈沖測(cè)試74LS112上一個(gè)J-K觸發(fā)器的邏輯功能。自擬實(shí)驗(yàn)表格，記錄實(shí)驗(yàn)結(jié)果（預(yù)習(xí)時(shí)查出74LS112的內(nèi)部結(jié)構(gòu)及管腳分配）2.測(cè)試D觸發(fā)器邏輯功能：74LS74是雙D觸發(fā)器，利用實(shí)驗(yàn)箱上的0-1電平、高低電平指示和單脈沖測(cè)試74LS74上一個(gè)D觸發(fā)器的邏輯功能。自擬實(shí)驗(yàn)表格，記錄實(shí)驗(yàn)結(jié)果（預(yù)習(xí)時(shí)查出74LS74的

5、內(nèi)部結(jié)構(gòu)及管腳分配）3.用D觸發(fā)器和74LS138譯碼器實(shí)現(xiàn)彩燈循環(huán)電路。要求8只彩燈，7亮一暗，且這一暗燈可以循環(huán)移動(dòng)（預(yù)習(xí)時(shí)畫(huà)出電路原理圖）第五次1.用十進(jìn)制計(jì)數(shù)器 74LS90實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器2.用74LS161實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器，并用兩種方法構(gòu)成6進(jìn)制計(jì)數(shù)器，計(jì)數(shù)循環(huán)為00000101。3.將上述兩步所做成的6進(jìn)制計(jì)數(shù)器和10進(jìn)制計(jì)數(shù)器級(jí)連成60進(jìn)制的秒計(jì)數(shù)器（預(yù)習(xí)時(shí)畫(huà)出電路原理圖）第六次 實(shí)驗(yàn)考試題目：1、 利用Verilog描述一高電平有效的3-8譯碼器，并在quartus軟件中進(jìn)行時(shí)序仿真和功能仿真。2、 利用Verilog描述一4選1的數(shù)據(jù)選擇器，并在quartus軟件中進(jìn)行時(shí)

6、序仿真和功能仿真。要求：自學(xué)數(shù)字電子技術(shù)基礎(chǔ)附錄A中的內(nèi)容，實(shí)驗(yàn)前寫(xiě)出程序源代碼。4選1的數(shù)據(jù)選擇器程序內(nèi)容：module text(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg 1:0 SEL;reg Y;always (A,B,C,D,SEL) beginSEL = S1,S0;if (SEL=0) Y = A;else if (SEL=1) Y = B;else if (SEL=2) Y = C;else Y = D;endendmodule圖1.功能仿真圖2.時(shí)序仿真高電平有效的3-8譯碼器：程序內(nèi)容：module a3_8yima

7、qi20100620(data_in,data_out); input2:0 data_in; output7:0 data_out; reg 7:0 data_out;always(data_in)begin case(data_in) 3'b000:data_out=8'b0000_0001; 3'b001:data_out=8'b0000_0010; 3'b010:data_out=8'b0000_0100; 3'b011:data_out=8'b0000_1000; 3'b100:data_out=8'b0

8、001_0000; 3'b101:data_out=8'b0010_0000; 3'b110:data_out=8'b0100_0000; 3'b111:data_out=8'b1000_0000; endcaseendendmodule圖3.功能仿真 圖4.時(shí)序仿真題目：3、 利用Verilog語(yǔ)言描述一分頻器使其能將50MHz的時(shí)鐘信號(hào)轉(zhuǎn)換為1Hz的信號(hào)，并在quartus軟件中進(jìn)行時(shí)序仿真和功能仿真。4、 利用Verilog語(yǔ)言描述一10進(jìn)制計(jì)數(shù)器，并在quartus軟件中進(jìn)行時(shí)序仿真和功能仿真。5、 利用Verilog語(yǔ)言描述一共陽(yáng)極的7

9、段數(shù)碼管的譯碼電路，并在quartus軟件中進(jìn)行時(shí)序仿真和功能仿真。要求：自學(xué)數(shù)字電子技術(shù)基礎(chǔ)附錄A中的內(nèi)容，實(shí)驗(yàn)前寫(xiě)出程序源代碼。分頻器module z2(clk_out,clk_in);output clk_out;input clk_in; integer cnt=0;reg clk_out=0;always(negedge clk_in)beginif(1)beginif(cnt=49999999)begin clk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule十進(jìn)制計(jì)數(shù)module z1(CP,Q);i

10、nput CP;output 3:0Q;reg3:0Q; always (posedge CP)begin if(Q<4'b1001) Q<=Q+1;else Q<=4'b0000;end endmodule共陽(yáng)數(shù)碼管module z3(decodeout,decodein);output6:0 decodeout;input3:0 decodein;reg6:0 decodeout;always (decodein)begincase(decodein) 4'd0:decodeout=7'b0000001;4'd1:decodeout=7'b1001111;4'd2:decodeout=7'b0010010;4'd3:decodeout=7'b0000110;4'd4:decodeout=7'b1001100;4'd5:decodeout=7'b0100100;4'd6:decodeout