2013通信電子電路與EDA技術(shù)B

1、桂林電子科技大學(xué)2013年碩士研究生入學(xué)考試復(fù)試試卷考試科目代碼：311考試科目名稱：通信電子電路及EDA技術(shù)B請注意：答案必須寫在答題紙上（寫在試卷上無效）通信電子電路一、填空。（10分）1、LC并聯(lián)諧振回路接上負(fù)載電阻后，回路Q值將變；理想串聯(lián)LC回路諧振時(shí)的總等效阻抗2、 從部分接入等效到全接入，電感的電感量將變，電容的電容量將變。3、 隨著工作頻率的提高，晶體三極管的電流放大能力將變；丙類高頻功率放大器中晶體管的電流導(dǎo)通角越小，放大器的效率越 。4、 普通AM調(diào)制器是電路，它完成頻譜的搬移。（填“線性” “非線性）”5、 我國標(biāo)準(zhǔn)中，F(xiàn)M廣播信號(hào)的最大頻偏是KHz，帶寬是KHz。二、（

2、10分）某三點(diǎn)式振蕩器電路如圖所示。1、畫出振蕩器的交流等效電路。2、若振蕩器的振蕩頻率 f。=20MHz，求電感L的值。三、（15分）某FM對講機(jī)的高頻發(fā)射電路框圖如下圖所示。已知間接調(diào)頻器輸出 FM信號(hào)的中心頻率右=20MHz，最大頻偏 九1 = 200Hz。若功率放大器輸出 FM信號(hào)的中心頻率f? = 450MHz，最大頻偏.fm2 =5KHz，且取汕=N2二N。1、求倍頻系數(shù)N的大小。2、 求倍頻器N2輸入信號(hào)的頻率f和最大頻偏.計(jì)m。3、 若混頻器由模擬相乘器和低通濾波器組成，求本地振蕩器振蕩頻率fL的可能取值。二 5k Q ,四、（15分）如圖所示諧振回路， 電容、電感的損耗忽略不

3、計(jì)，電流源的振幅is = 1mA ,內(nèi)阻G =C2 =200pF , L=100H,負(fù)載電阻Rl =20k Q ,回路工作在諧振狀態(tài)。1、求回路的諧振頻率 fo。2、求回路的有載品質(zhì)因數(shù) Ql。3、 求回路的通頻帶 B，以及負(fù)載電阻兩端的電壓振幅U。rl u0Rs 中C2共7頁第2 頁請注意：答案必須寫在答題紙上（寫在試卷上無效）EDA技術(shù)選擇題（每題1分，共10 分）1 下面屬于Verilog HDL線網(wǎng)型變量的是（）A、 reg B、 integerC、 time D、wire2下列不屬于常用貼片電阻封裝的是（）A、0402B、0805C、1206D、09033. Verilog HDL中

4、的賦值語句有阻塞和非阻塞賦值語句，always塊組合邏輯電路設(shè)計(jì) 中一般采用（）A、阻塞賦值B、非阻塞賦值C、兩種語句混合D、兩種語句都不用4. Verilog HDL的單行注釋符號(hào)是（）A、%B、/ C、/* D、/ 5 .常用的DIP8 ”封裝，第一腳與第二腳之間的間距為（A、2mmB、1.5mmC、100mil D、150mil6. 如右圖中“桂林電子科技大學(xué)”字樣屬于電路板（）層A、toplayer B、topoverlay C、topsolder D、toplay7 .右圖中正央芯片的封裝為（）A、PLCC100 B、TQFP100 C、DIP100 D、SOL1008.右圖中正中央

5、芯片的型號(hào)為“ EP1C3T100C8N ”其中C8 ”的含義為A、芯片中有8個(gè)LAB單元 B、芯片中有8個(gè)IO配置模塊 C、芯片的門延遲為8nSD、芯片數(shù)據(jù)總線寬度為8位9 .在進(jìn)行PCB設(shè)計(jì)時(shí)，下面那個(gè)層定義了印制板的外圍大?。篈、 keepoutlayerB、 multilayer C、 topoverlay D、 bottomlayer10 .當(dāng)下載程序到FPGA中，是將數(shù)據(jù)寫入到FPGA的（）A、SRAM B、EPROM C、E2ROM D、FLASH二、填空題（每題1分，共10分）1.多條塊賦值語句一般以關(guān)鍵詞 begin開始，以關(guān)鍵詞結(jié)束。2 .狀態(tài)機(jī)按信號(hào)輸出方式分，有米利型和

6、型兩種。3 .阻塞賦值語句的操作符是 ，非阻塞賦值語句的操作符是 4 .對于 a=b?d:c ”，若 b=1 'b0,d=1 'b1,c=1 '0，貝U a=。5. Verilog HDL中對于邊沿的描述，用關(guān)鍵詞 posedge描述上升沿，以關(guān)鍵詞 描述下降沿6 函數(shù)內(nèi)部可以調(diào)用函數(shù)，函數(shù)的返回值有個(gè)。7. Verilog語言以關(guān)鍵詞定義常數(shù)。8. Verilog中1位邏輯變量的可能取值有 0、1、和X共7頁請注意：答案必須寫在答題紙上（寫在試卷上無效）。9. Verilog中與非門的門級(jí)原語。10 . Verilog的連續(xù)賦值語句以關(guān)鍵詞開始。三、閱讀以下程序并回答

7、問題（每空 1分共10分）1 .閱讀程序填空（4分）module n egati on（）;reg 3: 0 rega, regb;reg 3: 0 bit1,bit2;reg log1,log2;in itial begi nrega = 4'b1011;regb = 4'b0000;endin itial fork#10 bit1 = rega;#20 bit2 = regb;#30 log1 = !rega;#40 log2 = !regb;#50 $fini sh;joi nen dmodule程序運(yùn)行后 bit仁，bit2=, log1=, log2=2 .閱讀程序填

8、空（4分）module MULT4B（R,A,B）;output7:0 R;in put4:1 A,B;reg 7:0 R;in teger i;always(A or B)beginR=0;for (i=1;i<=4;i+)if(Bi) R=R+(A<<(i-1);end en dmodule若 A= 4'b1011 , B= 4'b1010 ,程序運(yùn)行第1次循環(huán)后 R=，第2次循環(huán)后R=，第3次循環(huán)后R=第4次循環(huán)后 R=。請注意：答案必須寫在答題紙上（寫在試卷上無效）3 .閱讀程序填空（2分）always （ posedge clock）beginreg

9、1<= ini;reg3<= reg1;end已知in仁1 '1 , reg1=1 '0, reg3=1 '1，則經(jīng)過1個(gè)時(shí)鐘上升沿后: reg仁,reg3=。四、根據(jù)要求完成程序設(shè)計(jì)（20分）(5分)1 .已知一 4選1數(shù)字選擇器門級(jí)電路圖如下，根據(jù)要求完成程序設(shè)計(jì)。module mux4_to_1(y,d0, d1, d2, d3, s0, s1); ;/聲明y為輸出端口 ;/聲明d0,d1,d2,d3為輸入端口in put s0, s1;wire y0,y1,y2,y3;assign y0=(s1 &s0&d0);assig n y仁;

10、assig n y2=;assig n y3=();assign y=y0|y1|y2|y3 ;en dmodule(5分)2.仔細(xì)閱讀下列四進(jìn)制加法計(jì)數(shù)器程序，完成填空。 module fsm (Clock, Reset, A, F, G);in put Clock, Reset, A; output F,G;/聲明F G為寄存器變量；聲明寄存器變量 stateparameter Idle = 2 '00, Start = 2 '01請注意：答案必須寫在答題紙上（寫在試卷上無效）Stop = 2 '10, Clear = 2 '11; always ()/在

11、Clock 上升沿if ("/Reset為低電平beginstate <= Idle; F<=0; G<=0;endelsecase( )idle: begi nif (A) state <= Start;G<=0;end： if (!A) state <= Stop;Stop:begi nif (A) state <= Clear;F <= 1;endClear:begi nif (!A) state <=Idle;F<=0;G<=1;end3.根據(jù)狀態(tài)轉(zhuǎn)移圖，仔細(xì)閱讀下列程序，完成填空。(10分)ztj (CLK,

12、 RST, SINPUT,COMOUT );module in put CLK, RST;in put 1:0 SINPUT; output 3:0COMOUT; reg 3:0 COMOUT;parameter S0=0, S1=1, S2=2, S3=3, S4=4; reg ：0 C_ST,NEXT_STATE;always(posedge CLK or n egedge RST)beginif (!RST) C_ST<=S0;else C_ST<= 共7頁請注意：答案必須寫在答題紙上（寫在試卷上無效）。endalways( C_ST or SINPUT)begincase(C_ST)S0: begin COMOUT<= if (SINPUT=)NEXT_STATE<= ;else if(SINPUT=)NEXT_STATE<=else NEXT_STATE<= ;endS1: begi n COMOUT<=5if (SINPUT=)NEXT_STATE<=S1;else NEXT_STATE<=S2;endS2: begi n COMOUT<=(11)if (SINPUT= =(12)NEXT_STATE<=(13);else if(SINPUT=(14)NEXT_STATE<=(15)els