課程設(shè)計直接數(shù)字式頻率合成器DDS的設(shè)計

1、eda 技術(shù)課程設(shè)計報告技術(shù)課程設(shè)計報告課題名稱：課題名稱： ddsdds 直接數(shù)字式頻率合成器的設(shè)計直接數(shù)字式頻率合成器的設(shè)計目目 錄錄一一 概述概述.1(一） 設(shè)計背景及意義.1(二） 設(shè)計要求.1二二 設(shè)計方案設(shè)計方案.1(一） 直接數(shù)字式頻率合成器(dds)的基本結(jié)構(gòu).1(二） 基本 dds 結(jié)構(gòu)的常用參量計算.2(三） dds 的工作原理.2三三 軟硬件設(shè)計軟硬件設(shè)計.3(一） vhdl 程序.3(二） rom 源代碼.7(三） rom 定制.7(四） 仿真波形圖.8(五） d/a 轉(zhuǎn)換電路.8四四 調(diào)試過程調(diào)試過程.8五五 實驗結(jié)果實驗結(jié)果.9六六 心得體會心得體會.9七七 參考文

2、獻(xiàn)參考文獻(xiàn).9直接數(shù)字式頻率合成器直接數(shù)字式頻率合成器(dds)(dds)的設(shè)計的設(shè)計一、設(shè)計任務(wù)與要求一、設(shè)計任務(wù)與要求1 1、設(shè)計任務(wù)、設(shè)計任務(wù)設(shè)計并制作一個直接數(shù)字式頻率合成器(dds)，包括加法器、寄存器、存儲器和 d/a 轉(zhuǎn)換器，基本結(jié)構(gòu)如圖 1 所示： 同步寄存器頻率字輸入寄存器同步寄存器相位字輸入正弦rom查找表d/a正弦信號輸出clk系統(tǒng)時鐘相位累加器相位調(diào)制器nnnmm數(shù)據(jù)線位寬圖 1 直接數(shù)字式頻率合成器(dds)的基本結(jié)構(gòu)2 2、設(shè)計要求、設(shè)計要求a) 輸出一路 5v 的正弦波、方波和三角波信號；b) 頻率范圍：10khz200khz；c) 結(jié)果能用示波器顯示。二、設(shè)計方

3、案二、設(shè)計方案直接數(shù)字式頻率合成（direct digital frequency synthesis，簡稱 dds或 ddfs）是近年來發(fā)展起來的一種新的頻率合成技術(shù)。其主要優(yōu)點是相對帶寬很寬、頻率轉(zhuǎn)換時間極短（可小于 20ns） 、頻率分辨率很高（典型值為0.001hz） 、全數(shù)字化結(jié)構(gòu)便于集成、輸出相位連續(xù)、頻率、相位和幅度均可實現(xiàn)程控。dds 由于其頻率分辨率極低、頻率捷變速度極快、頻率跳變時相位連續(xù)、相位噪聲低、集成度高、體積小、價格較低以及可靈活產(chǎn)生多種信號等傳統(tǒng)頻率合成技術(shù)無可比擬的優(yōu)點。2.12.1 基本基本 ddsdds 結(jié)構(gòu)的常用參量計算結(jié)構(gòu)的常用參量計算a) dds 的輸

4、出頻率 fout。clknoutffwf2b) dds 的產(chǎn)生的相位。22npwc) dds 的頻率分辨率。nclkoutff2d) dds 的頻率輸入字 fw 計算。clkoutnfffw 22.22.2 ddsdds 的工作原理的工作原理2.2.1 相位累加器與頻率控制字 fw 每來一個時鐘脈沖 fclk，n 位加法器將頻率控制字 fw 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一時鐘的作用下繼續(xù)與頻率控制字 fw 相加；另一方面將該值作為存儲器的地址輸出相應(yīng)的波形數(shù)

5、據(jù)。最后經(jīng) d/a 轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是 dds 信號的頻率周期。dds 輸出信號的頻率： =outf*2clknfwf設(shè)基準(zhǔn)時鐘為 50mhz，累加器為 32 位，則,42949672962n假定 fw=001h，則 fout=(1/4294967296)*50 mhz =11.6mhz?？梢?，通過設(shè)定相位累加器位數(shù)和頻率控制字可確定輸出頻率。2.2.2 相位控制字 pw 每來一個時鐘脈沖 fclk，加法器將相位控制字 pw 與累加寄存器輸出的數(shù)據(jù)相加，把相加后的結(jié)果

6、作為波形存儲器（rom）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形取樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到 da 轉(zhuǎn)換器，將數(shù)字量轉(zhuǎn)換成所要求合成頻率的模擬量信號。2.2.3 數(shù)據(jù)存儲器數(shù)據(jù)存儲器采用 lpm 模塊的 vhdl 文本調(diào)用方式實現(xiàn)。1、rom 的深度為 1024，輸出的數(shù)據(jù)為 8 位；2、rom_data.mif 可參閱下例，設(shè)計時根據(jù) da 轉(zhuǎn)換器的輸出極性確定相應(yīng)的取樣公式。rom_data.mif 8 位正弦波數(shù)據(jù)文件，用位正弦波數(shù)據(jù)文件，用 c 語言生成。語言生成。rom_data.mifwidth=8;depth=1024;ad

7、dress_radix=dec; data_radix=dec;content begin0: 127;1: 128;2: 129;3: 129;.1019: 123;1020: 124;1021: 125;1022: 125;1023: 126; end;三、軟硬件設(shè)計三、軟硬件設(shè)計3.1 vhdl 程序程序3.1.1 32 位鎖存器的 vhdl 程序 library ieee;use ieee.std_logic_1164.all;entity reg32b is port(load :in std_logic; din :in std_logic_vector(31 downto 0);

8、 dout:out std_logic_vector(31 downto 0); end ;architecture behav of reg32b isbegin process(load)begin if loadevent and load=1 then dout(31 downto 0)=din(31 downto 0); end if;end process;end behav;3.1.2 32 位加法器的 vhdl 程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity a

9、dder32b is port(a :in std_logic_vector(31 downto 0); b :in std_logic_vector(31 downto 0); s:out std_logic_vector(31 downto 0); end ;architecture one of adder32b is begin s=a+b;end;3.1.3 數(shù)字移相信號發(fā)生器頂層 vhdl 程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dds_vhdl is po

10、rt(clk:in std_logic; fword:in std_logic_vector(9 downto 0); fout:out std_logic_vector(7 downto 0); end;architecture one of dds_vhdl is component reg32b port(load :in std_logic; din :in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0); end component; component adder32b port(a :in

11、 std_logic_vector(31 downto 0); b :in std_logic_vector(31 downto 0); s:out std_logic_vector(31 downto 0); end component;component sin_rom1 port(address:in std_logic_vector(9 downto 0); inclock:in std_logic; q:out std_logic_vector(7 downto 0); end component;signal f32b,d32b,din32b:std_logic_vector(31

12、 downto 0);begin f32b(31 downto 22)=fword; f32b(21 downto 0)f32b,b=d32b,s=din32b);u2:reg32b port map(dout=d32b,din=din32b,load=clk);u3:sin_rom1 port map(address=d32b(31 downto 22),q=fout,inclock=clk);end;3.2rom 定制定制3.3 仿真波形圖仿真波形圖32 位鎖存器的仿真波形圖32 位加法器仿真波形圖rom 正弦波得仿真波形圖頂層三角波的仿真波形圖頂層方波的仿真波形圖頂層正弦波的仿真波形圖3

13、.43.4 d/ad/a 轉(zhuǎn)換電路轉(zhuǎn)換電路數(shù)字部分在 eda 實驗箱上采用 vhdl 編程實現(xiàn)，輸出的信號值由 rom 存儲，采用查表法輸出的數(shù)字信號經(jīng)過 d/a 轉(zhuǎn)換器 dac0832 和 lm358（或者為 op07）運放后產(chǎn)生 0v 到 5v 之間的電壓信號。圖 2 d/a 轉(zhuǎn)換單極性輸出設(shè)計圖四調(diào)試過程四調(diào)試過程1、對 aader32b 和 reg32b 的調(diào)試 adder32b 是加法器，reg32b 寄存器主要問題是對仿真波形的調(diào)整，把各的+12 +5v時鐘設(shè)置統(tǒng)一， 。對 adder32b 加法器的 a,b 設(shè)置為十進(jìn)制，寄存器的設(shè)置為 16進(jìn)制，結(jié)果易于觀察，仿真圖都驗證了結(jié)果

14、的正確性。2、對 dds_vhdl 頂層文件的調(diào)試 包括 sin_rom 的三個波形圖的制作，包括做三個波形圖，正弦波，方波，三角波的制作，三個波形圖通過 c 語言程序?qū)崿F(xiàn)，生成zhengxianbo.mif、fangbo.mif、sanjiao.mif 文件，再逐個得出仿真波形圖。3、d/a 轉(zhuǎn)換電路的調(diào)試在做管腳鎖定時候出現(xiàn)的問題是 device 的修改，接下來就比較順利了。4、輸出波形調(diào)試然后是連實際 d/a 電路，和開發(fā)板相連接。電路雖然簡單，由于疏忽也出現(xiàn)了一點小問題，導(dǎo)線沒有接好，開路了。接著是做開發(fā)板的連接，主要是把管腳鎖定的引腳和電路板相聯(lián)系。都很順利五實驗結(jié)果五實驗結(jié)果fwo

15、rd正弦波正弦波方波方波三角波三角波111.36（khz）22.72（khz）45.44（khz）211.36（khz）22.72（khz）45.44（khz）411.36（khz）22.72（khz）45.44（khz）實驗結(jié)果證明了結(jié)果的正確性實驗結(jié)果證明了結(jié)果的正確性正弦波的波形圖方波的波形圖三角波的波形圖六心得體會六心得體會在整個課程設(shè)計中，遇到過很多問題，不過解決問題才是關(guān)鍵，才能在實驗中得到經(jīng)驗、獲得更牢固的知識。在實驗過程中，最開始總是編譯有問題，然后發(fā)現(xiàn)自己的沒建工程，然后是 license 中的 ip，每次編譯的時候我們總是忽略了這個問題從而出現(xiàn)問題；還有在自己寫程序的時候，要注意的一些符號，筆誤方面；還有，我們保存的文件一定要跟自己命名的文件名一致；還有一點要注意的是，做仿真波形要遭 7.2 做，而引腳鎖定要在 10.0 中做，這也是個比較關(guān)鍵的一個問題，因為 10.0 版本和 7.2 版本對器件的要求不一樣，7.2 的版本需要使用 cyclone iv e ep4ce115f29