EDA設(shè)計六位頻率計的設(shè)計

1、eda 技術(shù)課程設(shè)計報告技術(shù)課程設(shè)計報告 課題名稱：課題名稱：六位頻率計的設(shè)計六位頻率計的設(shè)計指導(dǎo)教師：指導(dǎo)教師： 學(xué)生班級：學(xué)生班級：xxxxxx學(xué)生姓名：學(xué)生姓名：xxxxxx學(xué)號：學(xué)號： xxxxxxxxxxxxxxxxxx學(xué)生院系：學(xué)生院系：xxxxxx電子工程系電子工程系2010 年年 6 月月 10 日日目目 錄錄一一 概述概述 .- 1 -（一）設(shè)計背景及意義.1（二）設(shè)計任務(wù)與要求.1二二 六位頻率計的工作原理六位頻率計的工作原理.1三三 六位頻率計的設(shè)計與仿真六位頻率計的設(shè)計與仿真 .- 2 -（一）六位十進制頻率計的設(shè)計與仿真.2（二）六位十六進制頻率計的設(shè)計與仿真.- 4

2、 -四四 調(diào)試過程、測試結(jié)果及分析調(diào)試過程、測試結(jié)果及分析.7（一）六位十進制頻率計的調(diào)試過程、測試結(jié)果與分析.- 7 -（二）六位十進制頻率計擴展功能的調(diào)試過程、測試結(jié)果與分析.9（三）六位十六進制頻率計的調(diào)試過程、測試結(jié)果與分析.10五五 課程設(shè)計體會課程設(shè)計體會 .- 12 -六六 參考文獻參考文獻.12六位頻率計的設(shè)計六位頻率計的設(shè)計一一 概述概述 1.1 設(shè)計背景及意義 eda 技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計，

3、最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。其設(shè)計的靈活性使得 eda 技術(shù)得以快速發(fā)展和廣泛應(yīng)用。在電子領(lǐng)域內(nèi)，頻率是一種最基本的參數(shù)，并與其他許多電參量的測量方案和測量結(jié)果都有著十分密切的關(guān)系。由于頻率信號抗干擾能力強、易于傳輸，可以獲得較高的測量精度。因此，頻率的測量就顯得尤為重要，測頻方法的研究越來越受到重視。頻率計作為測量儀器的一種，常稱為電子計數(shù)器，它的基本功能是測量信號的頻率和周期頻率計的應(yīng)用范圍很廣，它不僅應(yīng)用于一般的簡單儀器測量，而且還廣泛應(yīng)用于教學(xué)、科研、高精度儀器測量、工業(yè)控制等其它領(lǐng)域。在數(shù)字電路中，數(shù)字頻率計屬于時序電路，它主要由具有記憶功能的觸發(fā)器構(gòu)成。在計算機

4、及各種數(shù)字儀表中，都得到了廣泛的應(yīng)用。在 cmos 電路系列產(chǎn)品中，數(shù)字頻率計時量程最大、品種很多的產(chǎn)品，是計算機、通訊設(shè)備、音頻視頻的科研生產(chǎn)領(lǐng)域不可缺少的測量儀器，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系。因此，頻率的測量就顯得更為重要。本設(shè)計設(shè)計 6 位頻率計，以觸發(fā)器和計數(shù)器為核心，由信號輸入、觸發(fā)、計數(shù)、數(shù)據(jù)處理和數(shù)據(jù)顯示等功能模塊組成。本次采用 quartusii 的宏元件和vhdl 語言設(shè)計兩種方法來設(shè)計 6 位頻率計，提高了測量頻率的范圍。 1.2 設(shè)計任務(wù)與要求1.21 設(shè)計任務(wù):采用原理圖設(shè)計并制作六位十進制頻率計，用 vhdl 語言方法設(shè)計并制作六位十六進制

5、頻率計。 1.22 設(shè)計要求:a) 參考信號頻率為 1hz;b) 測量頻率范圍：六位十進制頻率計：1hz100khz； 六位十六進制頻率計：1hz4mhz；c) 結(jié)果能用數(shù)碼顯示器顯示二二 六位頻率計的工作原理六位頻率計的工作原理2.1 頻率計的設(shè)計框圖數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖如圖 1 所示。2.2 頻率計的工作原理根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為 1 秒的輸入信號脈沖計數(shù)允許的信號；1 秒計數(shù)結(jié)束后，計數(shù)值鎖入鎖存器的鎖存信號并為下一測頻計數(shù)周期作準(zhǔn)備的計數(shù)器清零信號。三三 六位頻率計

6、的設(shè)計與仿真六位頻率計的設(shè)計與仿真3.1 六位十進制頻率計的設(shè)計與仿真六位十進制頻率計的設(shè)計與仿真3.1.1 2 位十進制計數(shù)器的設(shè)計與仿真 利用 quartus 軟件平臺，建立工作目錄，創(chuàng)建工程，構(gòu)建電路圖如圖（3-1）所示：圖（31）二位十進制計數(shù)器電路圖 完成構(gòu)建電路圖后，進行編譯和仿真測試，以了解設(shè)計結(jié)果是否滿足設(shè)計需求，其仿真波形圖如圖(32)所示：圖（32） 二位十進制計數(shù)器的仿真波形圖 74390 連接成兩個獨立的十進制計數(shù)器，clk 通過一個與門進入 74390 的計數(shù)器“1”端的時鐘輸入端 1clka。與門的另一端由計數(shù)使能信號 end 控制：當(dāng) end=1時允許計數(shù)，當(dāng) e

7、nd=0時禁止計數(shù)。 3.1.2 時序控制器的設(shè)計與仿真時序控制器的設(shè)計與仿真 在原理圖編輯框中根據(jù)圖（34）完成電路設(shè)計，該電路由 4 位二進制計數(shù)器 7493、416 譯碼器 74154 和兩個由雙與非門構(gòu)成的 rs 觸發(fā)器。 圖 34 時序控制器的電路圖時序控制器的仿真時序波形圖 如圖(35)所示： 圖 35 時序控制器的仿真波形圖3.1.3 頂層元件的設(shè)計和仿真頂層元件的設(shè)計和仿真 構(gòu)建頂層文件，創(chuàng)建新的工程，工程命名為 top，頂層原理圖文件名為top.bif。在元件輸入窗口的本工程目錄中找到已包裝好的 2 位十進制計數(shù)器和時序控制器，調(diào)入原理圖的編輯窗中,然后構(gòu)建原理圖 如圖 37

8、 所示： 圖 3-7 頂層文件原理圖頂層文件的仿真波形圖如圖（3-8）所示：圖 3-8 頂層文件的仿真波形圖（二）（二）六位十六進制頻率計的設(shè)計與仿真六位十六進制頻率計的設(shè)計與仿真1.測頻控制電路 vhdl 描述；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ftctrl is port (clkk:in std_logic; cnt_en:out std_logic; rst_cnt:out std_logic; load:out std_logic); end ftctrl;a

9、rchitecture behav of ftctrl is signal div2clk: std_logic;begin process (clkk) begin if clkkevent and clkk = 1 then div2clk = not div2clk; end if;end process;process (clkk, div2clk)begin if clkk = 0 and div2clk = 0 then rst_cnt = 1; else rst_cnt = 0; end if;end process;load = not div2clk; cnt_en = di

10、v2clk;end behave測頻控制電路仿真波形圖如圖 3-9 所示： 圖（3-9）2.二十四位鎖存器 vhdl 源程序：library ieee;use ieee.std_logic_1164.all;entity reg24b is port ( lk: in std_logic; din: in std_logic_vector (23 downto 0); dout:out std_logic_vector(23 downto 0);end reg24b;architecture behav of reg24b isbegin process (lk, din) begin if

11、lkevent and lk =1 then dout = din; end if; end process;end behav 二十四位鎖存器仿真波形圖如圖 3-10 所示： 圖(3-10)3.二十四位計數(shù)器 vhdl 源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24b is port (fin: in std_logic; clr: in std_logic; enabl: in std_logic; dout: out std_logic_vector(

12、23 downto 0);end counter24b;architecture behav of counter24b is signal cqi: std_logic_vector(23 downto 0);begin process (fin,clr,enabl) begin if clr = 1 then cqi 0); elsif finevent and fin =1 then if enabl = 1 then cqi = cqi + 1; end if; end if; end process; dout clk1hz, cnt_en = tsten1,rst_cnt = cl

13、r_cnt1, load = load1); u2: reg24b port map(lk = load1, din = dto1, dout =dout); u3: counter24b port map(fin = fsin, clr = clr_cnt1,enabl = tsten1, dout = dto1);end struc;頻率計頂層設(shè)計仿真波形圖如圖 3-12 所示： 圖(3-12)四四 調(diào)試過程、測試結(jié)果及分析調(diào)試過程、測試結(jié)果及分析（一）（一）六位十進制頻率計的調(diào)試過程、測試結(jié)果與分析六位十進制頻率計的調(diào)試過程、測試結(jié)果與分析 打開六位十進制頻率計的工程 top，將輸入、輸

14、出信號鎖定在芯片的引腳上，確定鎖定引腳編號后進行引腳鎖定操作。 圖 4-1 引腳鎖定對話框引腳鎖定完成后對配置文件進行下載 圖 4-2 配置文件下載 對話框調(diào)試過程：（1）測頻控制電路調(diào)試:觀察輸出的波形。enb 輸出的是時鐘信號 clk 的 16 分頻信號，而清零信號 clr 和鎖存信號輸出的都是時鐘信號 clk 的二分頻信號。（2）計數(shù)器電路調(diào)試：觀察輸出波形，使能信號 enb 為高電平 1 時開始計數(shù)，時鐘信號出現(xiàn)上升沿，輸出信號 q 自加一，當(dāng)計滿 9 時，進位信號 cout1 產(chǎn)生1 段高電平，當(dāng)清零信號 clr 為高電平 1 時，輸出 q 清零，使能信號為低電平0 時，輸出 q 停

15、止計數(shù)。（3）綜合電路調(diào)試：觀察波形圖，實驗設(shè)置的被測信號 clk1 與對比信號 clk的比為 10:1，輸出 a 從 000000 計數(shù)到 000080，以此循環(huán)計數(shù)，鎖存信號 b 一直處于 000080。在源程序的編寫過程中，由于語句遺漏、單詞拼寫錯誤、分號遺漏這些因粗心大意引起的錯誤，而導(dǎo)致一些不必要的錯誤。表表 1 六位十進制頻率計六位十進制頻率計的測試結(jié)果的測試結(jié)果分析：分析：（1）測頻控制電路中計數(shù)器時鐘信號 enb、計數(shù)器清零信號 clr 和輸出鎖存信號 lock。首先是 7493 這個器件，可以相當(dāng)于 4 個二分頻電路，qa 是二分頻、qb 是四分頻、qc 是八分頻、qd 是十

16、六分頻，所以 qd 端產(chǎn)生的信號頻率就是計數(shù)器使能信號的頻率。鎖存信號 lock 就是當(dāng)計數(shù)器計滿一個周期時鎖存計數(shù)結(jié)果，鎖存信號頻率也要和計數(shù)器周期頻率保持一致。而清零信號僅僅在計數(shù)初期出現(xiàn)一段清零。（2）計數(shù)器電路滿足的就是計數(shù)功能，當(dāng)時鐘信號 clk 出現(xiàn)上升沿，并且計數(shù)器使能信號 enb 為高電平時，計數(shù)器自加 1，當(dāng)使能信號為低電平 0 時，停止計數(shù)，并且保持不變；當(dāng)清零信號 clr 為高電平 1 時，計數(shù)器清零。當(dāng)計數(shù)器計滿 9 時，進位信號出現(xiàn)高電平 1。（3）綜合電路要求就是能夠?qū)︻l率進行循環(huán)計數(shù)。實驗結(jié)果與真實值存在 8 倍的關(guān)系，這于實驗中所選的器件有關(guān)系，在上面所講的 7

17、493 的作用，而計數(shù)器的使能信號就是時鐘信號 clk 的十六分頻信號 qd，而能夠計數(shù)的信號又是使能信號的一半，所以實驗結(jié)果與真實值存在 8 倍的關(guān)系。（二）（二）六位十進制頻率計擴展功能的調(diào)試過程、測試結(jié)果與分析六位十進制頻率計擴展功能的調(diào)試過程、測試結(jié)果與分析調(diào)試過程：把測頻控制電路進行改進或者更換，改進就是將 cnt_en 的輸入設(shè)置為：，更換就是換成如圖 2 所示的電路。其他調(diào)試過abcdqqqqencnt_程都保持不變。 表 2 六位十進制頻率計的測試結(jié)果clk1=1hz(測試門限為 8s)clk1hz10hz100hz1khz10khz100khz測試結(jié)果880800800080

18、000800000分析：分析：把 cnt_en 的輸入設(shè)置為：，這樣就把時鐘信abcdqqqqencnt_號 clk 與計數(shù)器使能信號 enb 之間的頻率比值定為 1：0.5,然而實現(xiàn)計數(shù)的使能信號與時鐘信號的頻率比值為 1:1。（三）（三）六位十六進制頻率計的調(diào)試過程、測試結(jié)果及分析六位十六進制頻率計的調(diào)試過程、測試結(jié)果及分析打開目錄工程，將輸入、輸出信號鎖定在芯片的引腳上，確定鎖定引腳編號后進行引腳鎖定操作。圖 4-2 引腳鎖定對話框clk1=1hz(測試門限為 1s)clk1hz10hz100hz1khz10khz100khz測試結(jié)果110100100010000100000引腳鎖定完成

19、后對配置文件進行下載： 圖 4-3 配置文件下載對話框調(diào)試過程：（1）測頻控制調(diào)試:波形顯示時鐘使能信號 cnt_en 和輸出鎖存信號 load 都是時鐘信號的二分頻信號清零信號 rst-en 也按規(guī)律顯示。(2)24 位鎖存器調(diào)試：波形顯示時鐘信號 lk 出現(xiàn)上升沿時，就把此狀態(tài)下的計數(shù)器的值賦給輸出 dout 信號。（3）計數(shù)器調(diào)試過程與原理圖中的計數(shù)器相似，唯一的區(qū)別就是當(dāng)計數(shù)器計滿f 時，進位信號才會出現(xiàn)高電平，其他的調(diào)試過程都一樣。（4）頂層電路調(diào)試：設(shè)置時鐘時，被測信號的周期 clk1 與對比信號 clk 的周期比是 10:1。結(jié)果顯示的數(shù)據(jù)用十六進制來顯示。在這些調(diào)試過程中出現(xiàn)的

20、問題，比如原理圖連線出現(xiàn)短接、導(dǎo)線接觸不良、license 參數(shù)、而導(dǎo)致的一系列錯誤。通過耐心解決，最終達到了實驗要求。 表 3 六位十六進制頻率計的測試結(jié)果分析：（1）測頻控制電路輸出的 3 個信號必須滿足要求。程序?qū)崿F(xiàn)的就是兩個功能，二分頻和產(chǎn)生計數(shù)器清零信號，若時鐘信號 clk 和時鐘使能信號 enb 都為低電平 0 時，則產(chǎn)生的清零信號 clr 為高電平 1，否則為低電平 0。（2）鎖存器的作用就是將計數(shù)器的數(shù)據(jù)鎖存到輸出信號 dout 中，當(dāng)鎖存信號出現(xiàn)上升沿時，將此刻的計數(shù)器的數(shù)據(jù)賦給輸出信號 dout，其他時刻保持不變。（3）計數(shù)器的功能和原理圖中的計數(shù)器功能幾乎一樣，只是計數(shù)顯

21、示方式不同，原理圖是十進制計數(shù)顯示，vhdl 程序是十六進制計數(shù)顯示；第二就是進位不同，原理圖是滿 9 才出現(xiàn)高電平進位信號，vhdl 程序是滿 e 才出現(xiàn)高電平進位信號。其他原理都相同。(4)頂層電路調(diào)試：觀察波形圖，實驗設(shè)置的被測信號與對比信號的比為10:1，因此輸出為 00000a。clk1=1hz(測試門限為 1s)clk1hz10hz100hz1khz10khz100khz1mhz2mhz4mhz測試結(jié)果1a643e82710186a0f42401e84803d0900五五 課程設(shè)計體會課程設(shè)計體會 在一個多月的 eda 課程學(xué)習(xí)中我收獲諸多。在這次課程設(shè)計中我主要負責(zé)電路圖的構(gòu)建和 eda 硬件實驗部分，期間我和搭檔也遇到許多問題，在老師和同學(xué)的指導(dǎo)和幫助下，自身的努力下最終得到解決。此次設(shè)計進一步加深了對 eda 的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個實驗成功時，心里都很開心。但是在編寫頂層文件的程序時，我和搭檔遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤所在。在波形仿真時，也遇到了一點困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)