組合邏輯門(mén)PPT精品文檔

1、.1常用中規(guī)模集成組合電路常用中規(guī)模集成組合電路 .2集成電路規(guī)模分劃分集成電路規(guī)模分劃分門(mén)類型門(mén)類型ssimsilsivlsi劃分標(biāo)準(zhǔn)劃分標(biāo)準(zhǔn)ttl12100 單個(gè)芯片內(nèi)包含單個(gè)芯片內(nèi)包含 的門(mén)電路數(shù)目。的門(mén)電路數(shù)目。mos10010000 單個(gè)芯片內(nèi)包含單個(gè)芯片內(nèi)包含 的元器件數(shù)目。的元器件數(shù)目。 不同系列的集成電路中，集成規(guī)模的劃不同系列的集成電路中，集成規(guī)模的劃分標(biāo)準(zhǔn)是不同的分標(biāo)準(zhǔn)是不同的.3 因此，標(biāo)準(zhǔn)的集成邏輯電路進(jìn)行數(shù)字邏輯設(shè)計(jì)，因此，標(biāo)準(zhǔn)的集成邏輯電路進(jìn)行數(shù)字邏輯設(shè)計(jì)，不僅具有體積小、功耗低、可靠性高、而且易于設(shè)計(jì)、不僅具有體積小、功耗低、可靠性高、而且易于設(shè)計(jì)、生產(chǎn)、調(diào)試和維

2、護(hù)，為用戶帶來(lái)了極大的方便。生產(chǎn)、調(diào)試和維護(hù)，為用戶帶來(lái)了極大的方便。完成基本邏輯運(yùn)算的完成基本邏輯運(yùn)算的邏輯器件邏輯器件，例如門(mén)電路、觸，例如門(mén)電路、觸發(fā)器等。發(fā)器等。ssi（小規(guī)模集成電路）：（小規(guī)模集成電路）：msi（中規(guī)模）：（中規(guī)模）：完成一定的邏輯功能，稱為完成一定的邏輯功能，稱為邏輯組件邏輯組件（ 或模塊或模塊 ），），例如編碼、譯碼、計(jì)數(shù)等。例如編碼、譯碼、計(jì)數(shù)等。lsi（大規(guī)模）、（大規(guī)模）、vlsi（超大規(guī)模）：（超大規(guī)模）：邏輯系統(tǒng)邏輯系統(tǒng)，例如，例如cpu、單片機(jī)、大容量存儲(chǔ)器等。、單片機(jī)、大容量存儲(chǔ)器等。.42-5-2 數(shù)據(jù)選擇器數(shù)據(jù)選擇器根據(jù)地址碼的要求，從多路輸入

3、信號(hào)中選擇其中根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出的電路。又稱為多路選擇器一路輸出的電路。又稱為多路選擇器(multiplexer，簡(jiǎn)稱，簡(jiǎn)稱mux)或多路開(kāi)關(guān)?；蚨嗦烽_(kāi)關(guān)。 數(shù)據(jù)選擇器數(shù)據(jù)選擇器:.5（1）8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器：ct74ls151 輸出函數(shù)表達(dá)式：輸出函數(shù)表達(dá)式：70126012501240123012201210120012daaadaaadaaadaaadaaadaaadaaadaaay7766554433221100dmdmdmdmdmdmdmdm.6(2) 雙雙4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器: cc14539 33221100301

4、201101001111111111dmdmdmdmdaadaadaadaay33221100301201101001222222222dmdmdmdmdaadaadaadaay 輸出函數(shù)表達(dá)式：輸出函數(shù)表達(dá)式： .7由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時(shí)，時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。輸出為地址輸入變量全體最小項(xiàng)的和。 例如例如 4 選選 1 數(shù)據(jù)選擇器的輸出數(shù)據(jù)選擇器的輸出y = m0 d0 + m1 d1+ m2 d2+ m3 d3 當(dāng)當(dāng) d0 = d1 = d2 = d3 = 1 時(shí)，時(shí)，y = m0 + m1+ m2 + m3 。 當(dāng)當(dāng) d0 d

5、3 為為 0、1 的不同組合時(shí)，的不同組合時(shí)，y 可輸出不同的可輸出不同的 最小項(xiàng)表達(dá)式。最小項(xiàng)表達(dá)式。(3) (3) 用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù) 而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合表達(dá)式，因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。邏輯函數(shù)。 .8例例1 用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) bcacaby解解 (1) 選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器 y為三變量函數(shù) ，故選用 8 選 1 數(shù)據(jù)選擇器，現(xiàn)選用 ct74ls151。 (2) 寫(xiě)出邏輯函數(shù)的最小項(xiàng)表達(dá)式寫(xiě)出邏輯函數(shù)的最小項(xiàng)表達(dá)式ab

6、ccabcbabcabcacaby(3) 寫(xiě)出數(shù)據(jù)選擇器的輸出表達(dá)式寫(xiě)出數(shù)據(jù)選擇器的輸出表達(dá)式70126012501240123012201210120012daaadaaadaaadaaadaaadaaadaaadaaay(4) 比較比較 y 和和 y兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系令： 2aa 1ab 0ac 則：01234567yabcdabcdabcdabcdabcdabcdabcdabcd.9為使 y = y，應(yīng)令： 04210dddd17653dddd(5) 畫(huà)連線圖畫(huà)連線圖.102-5-3 數(shù)據(jù)分配器數(shù)據(jù)分配器數(shù)據(jù)分配器數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指

7、定根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。又稱為多路分配器輸出通道上去的電路。又稱為多路分配器（demultiplexer，簡(jiǎn)稱，簡(jiǎn)稱dmux）。）。.11雙雙1 1：4 4線數(shù)據(jù)分配器：線數(shù)據(jù)分配器：74ls15574ls155 (1) 74ls155結(jié)構(gòu)圖結(jié)構(gòu)圖(2) 74ls155功能描述功能描述外部標(biāo)明了兩個(gè)獨(dú)立數(shù)據(jù)分配器的數(shù)據(jù)輸入、輸出線和外部標(biāo)明了兩個(gè)獨(dú)立數(shù)據(jù)分配器的數(shù)據(jù)輸入、輸出線和控制信號(hào)線?？刂菩盘?hào)線。 d當(dāng)?shù)刂份斎氘?dāng)?shù)刂份斎隺1a0=00，且使能控制，且使能控制st有效時(shí)，數(shù)據(jù)輸入有效時(shí)，數(shù)據(jù)輸入發(fā)送到發(fā)送到f0輸出端；輸出端；當(dāng)?shù)刂份斎氘?dāng)?shù)刂份斎隺1a0

8、=01，且使能控制，且使能控制st有效時(shí)，數(shù)據(jù)輸入有效時(shí)，數(shù)據(jù)輸入d發(fā)送到發(fā)送到f1輸出端；輸出端；依次類推。依次類推。.12(3) 74ls155數(shù)據(jù)分配器功能表數(shù)據(jù)分配器功能表 std(4) 74ls155的功能擴(kuò)展的功能擴(kuò)展：將將st和和連在一起作為地址輸入端連在一起作為地址輸入端a2，兩個(gè)，兩個(gè)數(shù)據(jù)輸入端數(shù)據(jù)輸入端可以組成一個(gè)可以組成一個(gè)1：8線數(shù)據(jù)分配器。線數(shù)據(jù)分配器。連在一起作為數(shù)據(jù)輸入，則芯片連在一起作為數(shù)據(jù)輸入，則芯片74ls155.13【例例2】 利用利用dmux和和mux設(shè)計(jì)一個(gè)實(shí)現(xiàn)設(shè)計(jì)一個(gè)實(shí)現(xiàn)8路數(shù)據(jù)傳路數(shù)據(jù)傳輸?shù)倪壿嬰娐?。輸?shù)倪壿嬰娐贰?【解解】 使用一個(gè)使用一個(gè)8選選

9、1的的mux ，再用一個(gè)，再用一個(gè)1：8線的線的dmux，并將它們的地址輸入端，并將它們的地址輸入端a2a1a0連在一起，連在一起，使使a2a1a0上的控制信號(hào)依次由上的控制信號(hào)依次由000-001-010-011-100-101-110-111定時(shí)變化，則可以分時(shí)實(shí)現(xiàn)定時(shí)變化，則可以分時(shí)實(shí)現(xiàn)8路數(shù)路數(shù)據(jù)傳輸。據(jù)傳輸。.142-5-4器器將表示特定意義信息的二進(jìn)制代碼翻將表示特定意義信息的二進(jìn)制代碼翻譯出來(lái)。譯出來(lái)。（1 1）譯碼器的概念與類型）譯碼器的概念與類型譯碼譯碼 譯碼器譯碼器( (即即decoder) ) 實(shí)現(xiàn)譯碼功能的電路。實(shí)現(xiàn)譯碼功能的電路。 二進(jìn)制譯碼器二進(jìn)制譯碼器 二二 -

10、- 十進(jìn)制譯碼器十進(jìn)制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 常用譯常用譯碼電路碼電路.15（特定含義：規(guī)則、順序）（特定含義：規(guī)則、順序）二進(jìn)制代碼二進(jìn)制代碼某種代碼某種代碼譯譯 碼碼編編 碼碼譯碼器譯碼器編碼器編碼器（2 2）編碼與譯碼的關(guān)系）編碼與譯碼的關(guān)系.16譯碼輸出譯碼輸出100011010001001010000100y3y2y1y0a0a1譯碼輸入譯碼輸入（3 3）二進(jìn)制譯碼器）二進(jìn)制譯碼器 將輸入二進(jìn)制代碼譯將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號(hào)的電路。成相應(yīng)輸出信號(hào)的電路。 n 位位二進(jìn)制二進(jìn)制代碼代碼 2n 位位譯碼譯碼輸出輸出二進(jìn)制二進(jìn)制譯碼器譯碼器 譯碼輸出高電平有效譯碼輸出

11、高電平有效譯碼輸出譯碼輸出011111101101110110111000y3y2y1y0a0a1譯碼輸入譯碼輸入0000譯碼輸出低電平有效譯碼輸出低電平有效.1774ls138a2a1a0y0y1y2y3y4y5y6y7scsbsay0y1y2y3y4y5y6y7邏輯功能示意圖邏輯功能示意圖（4 4） 3 3 線線 8 8 線譯碼器線譯碼器 :74ls138 3 位位二二進(jìn)制碼進(jìn)制碼輸入端輸入端8 個(gè)個(gè)譯碼輸出端譯碼輸出端低電平有效。低電平有效。使能端使能端 sa 高電平有效，高電平有效， sb、 sc 低電低電平有效，即當(dāng)平有效，即當(dāng) sa = 1， sb = sc = 0 時(shí)譯碼時(shí)譯碼，

12、否則禁止譯碼。否則禁止譯碼。.1801111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111y7y6y5y4y3y2y1y0a0a1a2sb+ scsta輸出輸出輸入輸入74ls138 真值表真值表允許譯碼器工作允許譯碼器工作禁止禁止譯碼譯碼 y7 y0 由輸入二進(jìn)制碼由輸入二進(jìn)制碼 a2、a1、a0 的取值決定。的取值決定。0111111111111111110101010101010101000100000

13、00000輸出邏輯函數(shù)式輸出邏輯函數(shù)式y(tǒng)0=a2a1a0=m0y1=a2a1a0=m1y2=a2a1a0=m2y3=a2a1a0=m3y4=a2a1a0=m4y5=a2a1a0=m5y6=a2a1a0=m6y7=a2a1a0=m700001000y0=a2a1a0=m0y1=a2a1a0=m1二進(jìn)制譯碼器能譯出輸入變量二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。器，也稱全譯碼器。其輸出端能提其輸出端能提供輸入變量的全部最小項(xiàng)。供輸入變量的全部最小項(xiàng)。 .19（5 5） 譯碼器的應(yīng)用譯碼器的應(yīng)用 用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)：用二進(jìn)制

14、譯碼器實(shí)現(xiàn)組合邏輯函數(shù)：由于二進(jìn)制譯碼器的輸出端能提供輸入變由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式，因此用可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門(mén)電路可實(shí)現(xiàn)任何組合邏二進(jìn)制譯碼器和門(mén)電路可實(shí)現(xiàn)任何組合邏輯函數(shù)。輯函數(shù)。.20由于有由于有 a、b、c 三個(gè)變量三個(gè)變量，故選用故選用 3 線線 - - 8 線線譯碼器。譯碼器。 【解】【解】( (1) ) 根據(jù)邏輯函數(shù)選擇譯碼器根據(jù)邏輯函數(shù)選擇譯碼器【例】【例】 用譯碼器和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)用譯碼器和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)ccabcbay 選用

15、選用 3 線線 - - 8 線線譯碼器譯碼器 ct74ls138， 并令并令 a2 = a，a1 = b，a0 = c。( (2) ) 將函數(shù)式變換為標(biāo)準(zhǔn)與將函數(shù)式變換為標(biāo)準(zhǔn)與 - - 或式或式76531mmmmm abccabcbabcacba ccabcbay ( (3) ) 根據(jù)譯碼器的輸出有效電平確定需用的門(mén)電路根據(jù)譯碼器的輸出有效電平確定需用的門(mén)電路.21abcyy1y0y3y4y2y5y6y71stastbstca0a1a2 74ls138( (4) ) 畫(huà)連線圖畫(huà)連線圖y&74ls138 輸出低電平有效輸出低電平有效，iimy ，i = 0 7因此，將因此，將 y 函數(shù)式變換為：

16、函數(shù)式變換為：76531mmmmmy 7653yyyyy 1采用采用 5 輸入輸入與非門(mén)與非門(mén)，其輸入取自，其輸入取自 y1、y3、y5、y6 和和 y7 。.22ya0a1a2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器yyyyyy驅(qū)驅(qū)動(dòng)動(dòng)器器yyyyyyya3a數(shù)碼顯示器數(shù)碼顯示器bcdefgbcdefgabcdefga（6 6）顯示譯碼器）顯示譯碼器將輸入的將輸入的 bcd 碼譯成相應(yīng)輸出信號(hào)，碼譯成相應(yīng)輸出信號(hào)，以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。 ( (一一) ) 數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器數(shù)碼顯示器b

17、cdefgya0a1a2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器yyyyyy驅(qū)驅(qū)動(dòng)動(dòng)器器yyyyyyya3bcdefgabcdefga輸入輸入 bcd 碼碼輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字0001.23( (二二) )數(shù)碼顯示器簡(jiǎn)介數(shù)碼顯示器簡(jiǎn)介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器碼管。常用的有半導(dǎo)體數(shù)碼顯示器( (led) )和液晶顯示器和液晶顯示器( (lcd) )等。它們由七段可發(fā)光的字段組合而成。等。它們由七段可發(fā)光的字段組合而成。 1. 七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示

18、器( (led) ) abcdefgdpag fcombce dcomdpabcdefgdp發(fā)光字段，由管腳發(fā)光字段，由管腳 a g 電平控制是否發(fā)光。電平控制是否發(fā)光。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。顯示的數(shù)字形式顯示的數(shù)字形式.24主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠 性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。 主要缺點(diǎn)：工作電流大，每字段工作電流約主要缺點(diǎn)：工作電流大，每字段工作電流約 10 ma 。 共陽(yáng)接法共陽(yáng)接法 共陰接法共陰接法 半導(dǎo)體數(shù)碼顯示器內(nèi)部接法半導(dǎo)體數(shù)碼顯示器內(nèi)部接法comco

19、mdp gfedcbadp gfedcbacomcomvcc+5 v串接限流電阻串接限流電阻 a g 和和 dp 為低電平為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。 a g 和和 dp 為高電平為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陽(yáng)接法數(shù)碼顯示器需要配共陽(yáng)接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。用輸出低電平有效的譯碼器。 共陰接法數(shù)碼顯示器需要配共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。用輸出高電平有效的譯碼器。rr共陽(yáng)極共陽(yáng)極共陰極共陰極.25( (三三) ) 用用74ls4874ls48驅(qū)動(dòng)數(shù)碼顯示器驅(qū)動(dòng)數(shù)碼顯示器 bs201a是由七個(gè)是由七個(gè)發(fā)光

20、二極管組成的七發(fā)光二極管組成的七段熒光數(shù)碼管（另有段熒光數(shù)碼管（另有一個(gè)小數(shù)點(diǎn)顯示），一個(gè)小數(shù)點(diǎn)顯示），它采用共陰極電路。它采用共陰極電路。 74ls48是二是二-十進(jìn)十進(jìn)制制bcd碼譯碼器碼譯碼器/驅(qū)驅(qū)動(dòng)器。內(nèi)部邏輯結(jié)動(dòng)器。內(nèi)部邏輯結(jié)構(gòu)先進(jìn)行譯碼，后構(gòu)先進(jìn)行譯碼，后進(jìn)行驅(qū)動(dòng)。進(jìn)行驅(qū)動(dòng)。 當(dāng)當(dāng)ya-yg中某一個(gè)或幾個(gè)為高電平時(shí)，相應(yīng)的中某一個(gè)或幾個(gè)為高電平時(shí)，相應(yīng)的發(fā)光二極管導(dǎo)通點(diǎn)亮，便顯示出發(fā)光二極管導(dǎo)通點(diǎn)亮，便顯示出0-9個(gè)數(shù)字。個(gè)數(shù)字。 .26 74ls48的輸入還有的輸入還有三個(gè)控制信號(hào)：三個(gè)控制信號(hào)：用來(lái)熄滅器件顯示的用來(lái)熄滅器件顯示的0。 bi為熄滅信號(hào)為熄滅信號(hào)。bi=0時(shí)時(shí)，

21、ya-yg為為0，不，不顯示數(shù)字顯示數(shù)字。lt為試燈信號(hào)為試燈信號(hào)。bi=1，lt=0時(shí)，七段時(shí)，七段都點(diǎn)亮都點(diǎn)亮。rbi為滅為滅0信號(hào)信號(hào)，.272-5-5器器（1 1）編碼器的概念與類型）編碼器的概念與類型編碼編碼 將具有特定含義的信息編成相應(yīng)二進(jìn)制將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過(guò)程。代碼的過(guò)程。編碼器編碼器( (即即encoder) ) 實(shí)現(xiàn)編碼功能的電路。實(shí)現(xiàn)編碼功能的電路。編碼器編碼器 二進(jìn)制編碼器二進(jìn)制編碼器 二二- -十進(jìn)制編碼器十進(jìn)制編碼器 優(yōu)先編碼器優(yōu)先編碼器 .28 三位二進(jìn)制編碼器三位二進(jìn)制編碼器(2=8(2=8種狀態(tài)種狀態(tài)) )，它可以，它可以編制編制8 8種

22、信息。種信息。( (也稱也稱8 8線線33線編碼器線編碼器) )（2 2）二進(jìn)制編碼器）二進(jìn)制編碼器（以三位二進(jìn)制編碼器為例）（以三位二進(jìn)制編碼器為例）功能分析功能分析真值表真值表i i7 7i i6 6i i5 5i i4 4i i3 3i i2 2i i1 1i i0 0y y2 2y y1 1y y0 00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111.29邏輯表達(dá)式邏輯表達(dá)式 由于輸入變量由于輸入變量i i7 7、. . 、 i i1 1、i i0 0互相排互

23、相排斥，簡(jiǎn)化真值表如右。斥，簡(jiǎn)化真值表如右。輸入輸入y y2 2y y1 1y y0 0i i0 0000i i1 1001i i2 2010i i3 3011i i4 4100i i5 5101i i6 6110i i7 711145672iiiiy 23671iiiiy 13570iiiiy .30 用用或門(mén)或門(mén)來(lái)實(shí)現(xiàn)這個(gè)邏輯功能。來(lái)實(shí)現(xiàn)這個(gè)邏輯功能。* * i i0 0被隱含了，即：被隱含了，即：i i7 7ii1 1全無(wú)輸入時(shí)，輸出就全無(wú)輸入時(shí)，輸出就是是i i0 0的編碼。的編碼。邏輯電路邏輯電路.31135713570iiiiiiiiy 用用與非門(mén)與非門(mén)和和非門(mén)非門(mén)來(lái)實(shí)現(xiàn)。來(lái)實(shí)現(xiàn)。

24、236723671iiiiiiiiy 456745672iiiiiiiiy 上述編碼器在任意時(shí)刻所有輸入線中只允許一個(gè)上述編碼器在任意時(shí)刻所有輸入線中只允許一個(gè)輸入線上有信號(hào)，否則編碼器就發(fā)生紊亂。輸入線上有信號(hào)，否則編碼器就發(fā)生紊亂。說(shuō)明：說(shuō)明：.32（3 3） 8 8線線33線優(yōu)先編碼器：線優(yōu)先編碼器：ct74ls148ct74ls148優(yōu)先編碼器優(yōu)先編碼器：允許多個(gè)輸入信號(hào)同時(shí)有效。：允許多個(gè)輸入信號(hào)同時(shí)有效。真值表真值表.33邏輯表達(dá)式邏輯表達(dá)式642164365776543217654376570iiiiiiiiiiiiiiiiiiiiiiiiiiy54254367765432765

25、437671iiiiiiiiiiiiiiiiiiiiiiy456776547657672iiiiiiiiiiiiiiy.34編碼輸出編碼輸入使能輸入使能輸出擴(kuò)展輸出邏輯電路邏輯電路.35 四位二四位二十進(jìn)制編碼器十進(jìn)制編碼器( ( 種狀態(tài)，種狀態(tài)，僅用前僅用前1010種狀態(tài)種狀態(tài)) )，它可以編制十進(jìn)制數(shù)的，它可以編制十進(jìn)制數(shù)的信息信息( (也稱也稱1010線線44線編碼器線編碼器) )。1624 （4 4）8421bcd8421bcd碼編碼器碼編碼器功能分析功能分析.36n ni i0 0i i1 1i i2 2i i3 3i i4 4i i5 5i i6 6i i7 7i i8 8i i9

26、 9y y3 3y y2 2y y1 1y y0 0010000000000000101000000000001200100000000010300010000000011400001000000100500000100000101600000010000110700000001000111800000000101000900000000011001真值表真值表.37975310iiiiiy 76321iiiiy 輸入輸入y y3 3y y2 2y y1 1y y0 0i i0 00000i i1 10001i i2 20010i i3 30011i i4 40100i i5 50101i i

27、6 60110i i7 70111i i8 81000i i9 9100176542iiiiy 983iiy 簡(jiǎn)化真值表簡(jiǎn)化真值表邏輯表達(dá)式邏輯表達(dá)式.38用或非門(mén)用或非門(mén)/ /非門(mén)來(lái)實(shí)現(xiàn)非門(mén)來(lái)實(shí)現(xiàn)975310iiiiiy 76321iiiiy 76542iiiiy 983iiy 邏輯電路邏輯電路.39n ni i9 9i i8 8i i7 7i i6 6i i5 5i i4 4i i3 3i i2 2i i1 1i i0 0y y3 3y y2 2y y1 1y y0 000000000001 1000010000000010001200000001001030000001001140000

28、0101005000010101600010110700101118011000911001（4 4）8421bcd8421bcd碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表.40898993iiiiiy 邏輯表達(dá)式邏輯表達(dá)式4895896897894567895678967897892iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiy 245893458968978923456789345678967897891iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiy 12468346856878912345678934567895678978990iiiiiiii

29、iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiy .41邏輯電路邏輯電路.42數(shù)據(jù)比較器數(shù)據(jù)比較器：（1 1）四位二進(jìn)制數(shù)）四位二進(jìn)制數(shù)“比較比較”的方的方法法 再比次高位最高位相等小最高位小大最高位大先比最高位再比次次高位次高位相等小次高位小大次高位大2-5-6器器用來(lái)比較兩個(gè)二進(jìn)制數(shù)大小的組合電路。用來(lái)比較兩個(gè)二進(jìn)制數(shù)大小的組合電路。.43（2 2）常用的四位集成比較器）常用的四位集成比較器ttlttl型集成電路型集成電路cmoscmos型集成電路型集成電路 將兩個(gè)四位二進(jìn)制數(shù)將兩個(gè)四位二進(jìn)制數(shù)a a3 3a a2 2a a1 1a a0 0與與b b3 3b b2 2b

30、 b1 1b b0 0進(jìn)行進(jìn)行比較，比較結(jié)果通過(guò)比較，比較結(jié)果通過(guò)f fababf fababab，ababbi i（l li i） 輸出端輸出端f fabab=1=1，其它輸出端都輸出，其它輸出端都輸出0 0； a ai ibbi i（mmi i）輸出端）輸出端f fabababfab3l3 100a3b2l2 100a3=b3g3a2b1l1 100a3=b3g3a2=b2g2a1b0l0 100a3=b3g3a2=b2g2a1=b1g1a0bab端為端為0 0，a=ba=b端為端為1 1，ababab端接端接f fabab端，端， a=ba=b端接端接f fa=ba=b端，端， abab

31、端接端接f fabab端。端?！窘狻俊窘狻?48兩片兩片74ls8574ls85構(gòu)成八位二進(jìn)制數(shù)據(jù)比較器連線圖構(gòu)成八位二進(jìn)制數(shù)據(jù)比較器連線圖.492-5-6器器（1 1）加法器）加法器 完成兩個(gè)一位二進(jìn)制數(shù)加法完成兩個(gè)一位二進(jìn)制數(shù)加法( (不考慮低位不考慮低位的進(jìn)位的進(jìn)位) )的電路稱為半加器。所以輸入端有兩的電路稱為半加器。所以輸入端有兩個(gè)個(gè)( (加數(shù)加數(shù)b bi i和被加數(shù)和被加數(shù)a ai i) )，輸出端也有兩個(gè)，輸出端也有兩個(gè)( (本位本位和和s si i和向高位的進(jìn)位和向高位的進(jìn)位c ci i) )加法器是計(jì)算機(jī)的重要部件之一，它是完成加法器是計(jì)算機(jī)的重要部件之一，它是完成算術(shù)加法運(yùn)

32、算的邏輯單元電路。算術(shù)加法運(yùn)算的邏輯單元電路。 （2 2）半加器）半加器 .50半加器的真值表、邏輯表達(dá)式和電路如下：半加器的真值表、邏輯表達(dá)式和電路如下：aibicisi00011011iiiiiiibababas iiibac 0 00 00 10 10 10 11 01 0.51 完成兩個(gè)一位完成兩個(gè)一位二進(jìn)制數(shù)加法，并二進(jìn)制數(shù)加法，并且考慮低位來(lái)的進(jìn)且考慮低位來(lái)的進(jìn)位的電路稱為全加位的電路稱為全加器。所以輸入端有器。所以輸入端有三個(gè)三個(gè)( (加數(shù)加數(shù)b bi i和被加和被加數(shù)數(shù)a ai i還有低位來(lái)的還有低位來(lái)的進(jìn)位進(jìn)位c ci-1i-1) )，輸出端，輸出端仍有兩個(gè)仍有兩個(gè)( (本位

33、和本位和s si i和向高位的進(jìn)位和向高位的進(jìn)位c ci i) )1 1）全加器真值表）全加器真值表（3 3）全加器）全加器 aibici-1cisi0000000101010010111010001101 101101011111.522 2）全加器邏輯表達(dá)式）全加器邏輯表達(dá)式1111iiiiiiiiiiiiicbacbacbacbas11iiiiiiicbbacac3 3）全加器邏輯電路）全加器邏輯電路.531111111)(iiiiiiiiiiiiiiiiiiiiiicbacbacbacbacbacbacbasiiiiiiiiiiiiiiiiiiiiiiiiiibacbabacbacba

34、cbacbacbacbac1111111)(aibici-1cisi0000000101010010111010001101 101101011111（4 4）用半加器實(shí)現(xiàn)全加器）用半加器實(shí)現(xiàn)全加器 真值表真值表函數(shù)達(dá)式表函數(shù)達(dá)式表.541iiiicbas ii1iiiibac)ba(c 實(shí)現(xiàn)的邏輯圖實(shí)現(xiàn)的邏輯圖.55對(duì)于對(duì)于n位的操作數(shù)位的操作數(shù)要用要用n個(gè)全加器。個(gè)全加器。（5 5）（四位）串行加法器）（四位）串行加法器 直接將四個(gè)全加器串接起來(lái)就可以組成四直接將四個(gè)全加器串接起來(lái)就可以組成四位串行進(jìn)位加法器。位串行進(jìn)位加法器。.56 串行加法器串行加法器的的優(yōu)點(diǎn)優(yōu)點(diǎn)是：電路簡(jiǎn)單、連線方便

35、。是：電路簡(jiǎn)單、連線方便。 缺點(diǎn)缺點(diǎn)是：高位的運(yùn)算必須要等到低位運(yùn)算完是：高位的運(yùn)算必須要等到低位運(yùn)算完畢后，有一個(gè)進(jìn)位送上來(lái)才能作高位的運(yùn)算。因畢后，有一個(gè)進(jìn)位送上來(lái)才能作高位的運(yùn)算。因此運(yùn)算速度非常慢。如果每通過(guò)一個(gè)全加器產(chǎn)生此運(yùn)算速度非常慢。如果每通過(guò)一個(gè)全加器產(chǎn)生二級(jí)門(mén)的延遲，那么總延時(shí)是二級(jí)門(mén)的延遲，那么總延時(shí)是8 8級(jí)。級(jí)。 計(jì)算機(jī)的運(yùn)算必須在一個(gè)節(jié)拍內(nèi)完成，那么計(jì)算機(jī)的運(yùn)算必須在一個(gè)節(jié)拍內(nèi)完成，那么一個(gè)節(jié)拍的時(shí)間必須大于最長(zhǎng)的傳輸延遲時(shí)間。一個(gè)節(jié)拍的時(shí)間必須大于最長(zhǎng)的傳輸延遲時(shí)間。 運(yùn)算規(guī)則是先作低位的加法然后依次向高位運(yùn)算規(guī)則是先作低位的加法然后依次向高位進(jìn)行直至加法完成。進(jìn)行

36、直至加法完成。.57 利用利用超前進(jìn)位電路超前進(jìn)位電路，在輸入了所有的加數(shù)和被，在輸入了所有的加數(shù)和被加數(shù)后，直接產(chǎn)生進(jìn)位信息并送入各全加器中。加數(shù)后，直接產(chǎn)生進(jìn)位信息并送入各全加器中。 由全加器第由全加器第i i位的進(jìn)位公式得知：位的進(jìn)位公式得知：所以：所以：110111bacbacii1iiiibac)ba(c 221222bacbac（6 6）（四位）并行加法器：）（四位）并行加法器：74ls28374ls283 .58設(shè)設(shè): :iiiiiibag ),b(ap則：則：0111cpgc0121221222cppgpgcpgc01231232332333cpppgppgpgcpgc0123

37、412342343443444cppppgpppgppgpgcpgc4c0c的表達(dá)式說(shuō)明，最低位的進(jìn)位符號(hào)的表達(dá)式說(shuō)明，最低位的進(jìn)位符號(hào)進(jìn)位進(jìn)位，加快了加法器的運(yùn)算速度。，加快了加法器的運(yùn)算速度。 4c可以直接傳送到最高位可以直接傳送到最高位上，這稱為上，這稱為超前超前.59 74ls283 74ls283四位超前進(jìn)位加法器邏輯圖四位超前進(jìn)位加法器邏輯圖.60常用的集成四位并行進(jìn)位加法器常用的集成四位并行進(jìn)位加法器（ttlttl型）型）.61用兩片用兩片74837483芯片構(gòu)成一個(gè)八位二進(jìn)制數(shù)加法器芯片構(gòu)成一個(gè)八位二進(jìn)制數(shù)加法器(a(a7 7a a6 6a a5 5a a4 4a a3 3a a2 2a a1 1a a0 0+b+b7 7b b6 6b b5 5b b4 4b b3 3b b2 2b b1 1b b0 0) )。低四位的進(jìn)位輸出與高四位的進(jìn)位輸入相連接；低四位的進(jìn)位輸出與高四位的進(jìn)位輸入相連接；低四位的進(jìn)位輸入的接低四位的進(jìn)位輸入的接“0” 0” 。( (最低位沒(méi)有更