基于CPLDFPGA的等精度頻率計(jì)的設(shè)計(jì)

1、基于基于CPLD/FPGA的等精度頻率計(jì)的設(shè)計(jì)的等精度頻率計(jì)的設(shè)計(jì)設(shè)計(jì)要求：利用CPLD/FPGA進(jìn)行頻率計(jì)數(shù)。在整個(gè)頻率范圍內(nèi)保持恒定測(cè)量精度。實(shí)現(xiàn)對(duì)頻率、周期、脈寬的測(cè)量計(jì)數(shù)。課題的背景及意義目前市場(chǎng)上的頻率計(jì)產(chǎn)品很多,但基本上都是采用專用計(jì)數(shù)芯片和數(shù)字邏輯電路組成，由于這些芯片本身的工作頻率不高,從而限制了產(chǎn)品的工作頻率的提高,遠(yuǎn)不能達(dá)到在一些特殊的場(chǎng)合需要測(cè)量很高的頻率的要求，而且測(cè)量精度也受到芯片本身極大的限制。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8 位數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且能對(duì)其他多種頻率信號(hào)進(jìn)行

2、測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。實(shí)現(xiàn)了等精度測(cè)量。實(shí)際的應(yīng)用在電子測(cè)量領(lǐng)域中，頻率測(cè)量的精確度是最高的。在生產(chǎn)過(guò)程中許多物理量，例如溫度、壓力、流量、液位、PH值、振動(dòng)、位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號(hào)頻率，然后用數(shù)字頻率計(jì)來(lái)測(cè)量。設(shè)計(jì)的數(shù)字頻率計(jì)采用多周期同步測(cè)量法進(jìn)行等精度測(cè)頻、測(cè)周期、 測(cè)脈寬和占空比,它從根本上消除了計(jì)數(shù)器量化誤差,極大提高了測(cè)量精度。設(shè)計(jì)所用到的語(yǔ)言及軟件等相關(guān)知識(shí)電子設(shè)計(jì)自動(dòng)化的發(fā)展VHDL語(yǔ)言CPLD/FPGA相關(guān)知識(shí)QuartusII電子設(shè)計(jì)自動(dòng)化的發(fā)展電子線路的CAD(計(jì)算機(jī)輔助計(jì))是EDA發(fā)展的初級(jí)階段CAE計(jì)算機(jī)

3、輔助工程。也就是所謂的EDA技術(shù)中級(jí)階段。電子系統(tǒng)設(shè)計(jì)自動(dòng)化，即高級(jí)EDA階段、也就是目前常說(shuō)的EDA。 VHDL語(yǔ)言VHDL是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫簡(jiǎn)稱，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。VHDL語(yǔ)言與其它HDL語(yǔ)言相比有一些自己的特色1.設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛2.系統(tǒng)硬件描述能力強(qiáng)3. VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用4.方便移植用FPGA/CPLD進(jìn)行開(kāi)發(fā)編程方式簡(jiǎn)便、先進(jìn)高速高可靠性開(kāi)發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化，開(kāi)發(fā)周期短功能強(qiáng)大，應(yīng)用廣闊頻率測(cè)量方案一：采用周期法。方案二：采用直接測(cè)頻法。方案三：采用等精度頻

4、率測(cè)量法。采用等精度頻率測(cè)量法 等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。它的閘門時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步，因此，避除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生1個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。系統(tǒng)的總體設(shè)計(jì)六大模塊 信號(hào)源模塊信號(hào)源是為了產(chǎn)生1MHz 的門控信號(hào)和待測(cè)的定頻信號(hào)。源程序編譯并生成PIN1MHZ的封裝。由系統(tǒng)時(shí)鐘提供的100MHz的輸入信號(hào)，經(jīng)過(guò)信號(hào)源模塊，通過(guò)100分頻產(chǎn)生1MHZ的時(shí)鐘信號(hào)clkin clkoutPIN1MHZ_1inst分頻器源程序編譯并生成CNT封裝圖。 clkfreq1freq488freq1953freq781

5、2freq31250freq125kfreq500kcntinst分頻器工作時(shí)序圖測(cè)頻控制信號(hào)產(chǎn)生器通過(guò)源程序生成TESTCTL封裝CLKTSTENCLR_CNTLOADTESTCTLinst測(cè)頻控制信號(hào)發(fā)生器TESTCTL的工作時(shí)序圖鎖存器鎖存器是起數(shù)據(jù)保持的作用，它將會(huì)把數(shù)據(jù)保存到下次觸發(fā)或復(fù)位。主要是主從觸發(fā)器組成的。LOADDIN31.0DOUT31.0REG32Binst鎖存器工作時(shí)序圖在鎖存信號(hào)load的上升沿到來(lái)時(shí)，鎖存器將測(cè)量值鎖存到寄存器，然后輸出到顯示模塊。十進(jìn)制計(jì)數(shù)器程序要求只有當(dāng)使能端信號(hào)為高電平時(shí)計(jì)數(shù)器才能正常工作，每個(gè)時(shí)鐘的上升沿到來(lái)時(shí)計(jì)數(shù)器加1，因?yàn)檫@里要實(shí)現(xiàn)的是10進(jìn)制計(jì)數(shù)，所以當(dāng)計(jì)數(shù)到10時(shí)計(jì)數(shù)器清零，同時(shí)產(chǎn)生進(jìn)位信號(hào)CLKCLRENACQ3.0CARRY_OUTCNT10inst工作時(shí)序圖顯示模塊用8個(gè)LED將待測(cè)頻率顯示出來(lái)，將通過(guò)十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號(hào)CLK，輸出為時(shí)鐘信號(hào)計(jì)數(shù)譯碼后的顯示驅(qū)動(dòng)端，在八段LED譯碼為對(duì)應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出