VGA彩條信號顯示控制電路課件

1、武漢理工大學(xué)EDA課程設(shè)計說明書 摘 要本設(shè)計是用 FPGA 來實現(xiàn) VGA 圖像控制器，控制顯示器顯示彩條信號，用VHDL語言,在QuartusII上實現(xiàn)軟件仿真。本文首先介紹了VGA顯示的基本原理，然后提出了一種VGA圖像控制器的設(shè)計方案，并用VHDL硬件描述語言和原理圖輸入的方法完成了該方案的設(shè)計，通過顯示橫彩條、豎彩條、棋盤格，驗證了VGA_SYNC同步信號功能模塊時序的正確性， 軟件實驗環(huán)境為 Quartus II 6.0 開發(fā)軟件。本系統(tǒng)嘗試用FPGA實現(xiàn) VGA圖像顯示控制器，這一過程通過編程實現(xiàn)，之后通過軟件的測試和仿真，當軟件驗證無誤后完成硬件的下載驗證，最終在顯示器上實現(xiàn)輸

2、出，基本原理就是利用FPGA的可編程原理和VGA的時序控制原理，這在產(chǎn)品開發(fā)設(shè)計中有許多實際應(yīng)用。例如顯示器，電視等的維修，可以期望采用FPGA設(shè)計的VGA接口可以將要顯示的數(shù)據(jù)直接送到顯示器，就可以可靠的找到故障的大致原因等。從而省掉每次都要接信號源的麻煩，同時也節(jié)約了成本。節(jié)省了計算機的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本。同時亦可將其作為信號源，應(yīng)用于電視機或計算機等彩色顯示器的電路開發(fā)，方便彩色顯示器驅(qū)動控制電路的調(diào)試。關(guān)鍵詞: VGA ;FPGA ;圖像控制器 Abstract This design is the use of FPGA to realize VGA im

3、age controller, controls the display to display the color signal, using VHDL language, on the QuartusII software simulation. This paper firstly introduces the basic principle of VGA display, and then put forward a kind of VGA image controller design, and use VHDL hardware description language and sc

4、hematic input method to complete the design, through to display the cross color, vertical striped, checkerboard, verification of the VGA_SYNC function module synchronization signal timing is correct, software test environment for Quartus II 6 software development.The system attempts to use the FPGA

5、achieve VGA image display controller, this process is realized by programming, followed by the software testing and simulation, when the software validation correctly completes the hardware download verification, culminating in the display to achieve output, basic principle is the use of FPGA can we

6、ave Cheng Yuanli and VGA to control the timing of this principle, in product in the design of many practical applications. Such displays, television repair, can expect to use FPGA to design VGA interface can display data directly to the display, can reliably find fault causes etc. In order to save e

7、very time the signal source of trouble, but also save the cost. Save a lot of computer process, accelerate the speed of dealing with data, save the cost of hardware. At the same time as the signal source, is applied to the television or computer color display circuit, convenient color display drive

8、control circuit debugging.Key words: VGA; FPGA; image controller武漢理工大學(xué)EDA課程設(shè)計課程設(shè)計說明書目錄1 緒論- 2 -2 設(shè)計要求及方案論證- 3 -2.1 設(shè)計要求- 3 -2.2 設(shè)計方案- 3 -3 系統(tǒng)設(shè)計- 4 -3.1 設(shè)計原理- 4 -3.2 程序設(shè)計- 5 -3.2.1時鐘部分- 5 -3.2.2色彩顯示部分- 5 -3.2.3程序流程圖- 5 -4 系統(tǒng)仿真- 5 -5 實驗小結(jié)- 9 -參考文獻- 11 -程序清單- 11 -1緒論現(xiàn)如今，隨著液晶顯示器的出現(xiàn)，越來越多的數(shù)字產(chǎn)品開始使用液晶作為顯示終端

9、。但基于VGA標準的顯示器仍是目前普及率最高的顯示器。若驅(qū)動此類顯示器，需要很高的掃面頻率，以及極短的處理時間，正是由于這些特點，所以可以用FPGA來實現(xiàn)對VGA顯示器的驅(qū)動。在許多圖像處理系統(tǒng)中，需要將經(jīng)過處理的圖像顯示出來，如果采用傳統(tǒng)的辦法將圖像數(shù)據(jù)傳回電腦并通過顯示器顯示出來，那么在傳輸?shù)倪^程中就需要嵌入式系統(tǒng)的CPU不斷的對所傳輸?shù)膱D像數(shù)據(jù)信號進行控制，這樣就造成了CPU資源的浪費，同樣系統(tǒng)還需要依賴電腦，降低了系統(tǒng)的靈活性。如果采用FPGA對顯示器的VGA接口進行設(shè)計，數(shù)據(jù)流只需要在整個系統(tǒng)的內(nèi)部流動，而不需要依靠計算機，實現(xiàn)了系統(tǒng)的最小化，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠

10、性和設(shè)計的靈活性1。VGA( 視頻圖形陣列) 作為一種標準的顯示接口, 因為其輸出信息量大, 輸出形式多樣等特點已經(jīng)成為現(xiàn)在大多數(shù)設(shè)計的常用輸出設(shè)備。與此同時, 各種大規(guī)模集成電路的出現(xiàn)也為大量數(shù)字化信息的處理提供了有效的手段。其中, FPGA( 現(xiàn)場可編程邏輯陣列) 即是其中比較有代表性的一種。FPGA( 現(xiàn)場可編程門陣列) 是可編程邏輯器件, 它是在PAL, GAL 等邏輯器件的基礎(chǔ)上發(fā)展起來的, 同以往的PAL, GAL 等相比, FPGA 的規(guī)模比較大,它可以替代幾十甚至幾千塊通用IC 芯片。它以操作靈活、開發(fā)迅速、投資風(fēng)險低、可多次編程擦寫和系統(tǒng)可編程等特點而成為一種可優(yōu)化硬件電路設(shè)

11、計且具競爭力的產(chǎn)品。本設(shè)計依據(jù)Altera公司Cyclone II系列的FPGA進行設(shè)計，最終實現(xiàn)橫彩條、豎彩條、棋盤格、字符、漢字及單色圖像的顯示。設(shè)計的硬件部分采用DE2開發(fā)板內(nèi)含Altera Cyclone II 系列的EP2C35F672C6 FPGA芯片，并集成了許多外設(shè)，其中包含VGA顯示接口。軟件部分用VHDL語言進行編程，并在Altera公司的EDA軟件工具Quartus 進行程序編譯、調(diào)試、波形仿真和下載。2 設(shè)計要求及設(shè)計方案2.1 設(shè)計要求學(xué)會使用軟件進行設(shè)計與仿真，通過對電路的設(shè)計，編程和仿真，學(xué)習(xí)的興趣。具體要求如下：常用彩色顯示器一般是偶RGB三基色組成，VGA顯示

12、器其引出線共含5個信號：R、G、B三基色信號HS行同步信號VS場同步信號按照其掃描時序進行控制，顯示彩條信號。2.2 設(shè)計方案控制按鍵電源CPLD接口電路VGA顯示器時鐘電路CPLD是整個系統(tǒng)的核心，通過對其編程可輸出RGB三基色信號和HS 、VS行場掃描同步信號。當 CPLD接受單片機輸出的控制信號后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號選通相應(yīng)的圖像生成模塊，輸出圖像信號，與行場掃描時序信號一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對應(yīng)的彩色圖像。CPLD所需的工作時鐘由外部高精度有源晶振提供，系統(tǒng)原理框圖如圖2.1。 圖2.1 系統(tǒng)原理框圖3系統(tǒng)設(shè)計3.1設(shè)計原理

13、工業(yè)標準的VGA顯示模式為：64046816色60Hz。常見的彩色顯示器，一般由CRT (陰極射線管)構(gòu)成，彩色是由R、G、B（紅、綠、藍）三基色組成，CRT用逐行掃描或隔行掃描的方式實現(xiàn)圖像顯示，由VGA控制模塊產(chǎn)生的水平同步信號和垂直同步信號控制陰極射線槍產(chǎn)生的電子束，打在涂有熒光粉的熒光屏上，產(chǎn)生R、G、B三基色，合成一個彩色像素。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對電子束進行消隱，每行結(jié)束是用行同步信號HS進行行同步；掃描完所有行，再由場同步信號VS進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱

14、，預(yù)備下一場的掃描。行同步信號HS 和場同步信號VS是兩個重要的信號。顯示過程中，HS 和VS的極性可正可負，顯示器內(nèi)可自動轉(zhuǎn)換為正極性邏輯。VGA行同步信號HS和場同步信號VS的時序圖如圖2所示， T1為行同步消隱（約為6s）；T2為行顯示時間（約為26s）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。顯示器每掃描完一行，再掃描一下行時會花一定時間來準備，因此要滿足時序要求，見圖3.1。從0計數(shù)到639 圖3.1 VGA行掃描時序圖同樣每掃描完一幀，再掃描下一幀行時也會花一定時間來準備，因此也要滿足其時序要求，見圖3.2。從0計數(shù)到479 圖3.2 VGA場掃描時序圖

15、對于VGA 顯示器的上述五個信號的時序驅(qū)動要嚴格遵循“VGA工業(yè)標準”，即64048060HZ模式，否則無法顯示正確地圖象。VGA工業(yè)標準要求的頻率：時鐘頻率：25.175MHz(像素輸出的頻率)行頻： 31469Hz場頻： 59.94Hz（每秒圖像刷新頻率）3.2程序設(shè)計3.2.1時鐘部分試驗箱上時鐘脈沖是20MHz，因此在實驗時需要對其進行分頻，才能實現(xiàn)功能，若需要1Hz的時鐘，則需要對脈沖進行10000000次分頻。本設(shè)計由鎖相環(huán)產(chǎn)生25MHz時鐘。如圖3.3圖3.33.2.2色彩顯示部分圖象信號顯示的顏色種類與表示R、G、B三基色的二進制數(shù)位數(shù)有關(guān)，表3.1列出了8種顏色的編碼方式。

16、表3.1本設(shè)計共可產(chǎn)生3種顯示模式，6種顯示變化，如表3.2所示。 1橫彩條1：白黃青綠紅藍黑2：黑藍紅綠青黃百2豎彩條1：白黃青綠紅藍黑2：黑藍紅綠青黃百3棋盤格1：棋盤格顯示模式一2：棋盤格顯示模式二表3.23.2.3程序流程圖在程序中定義兩個計數(shù)器，分別進行行計數(shù)和場計數(shù)。在規(guī)定的行周期和場周期下進行計數(shù)；當計數(shù)器值達到行同步信號和場同步信號規(guī)定值時就進行行/場同步信號的輸出，并控制其他信號的輸出。如圖3.4所示。圖3.44 系統(tǒng)仿真通過QuartusII軟件，我們進行了仿真，其仿真波形如下圖：根據(jù)鎖相環(huán)由20MHz時鐘倍頻得到25MHz時鐘：由25MHz時鐘驅(qū)動，color顯示控制模塊

17、波形仿真如下：由于仿真條件的限制，ka、kb即撥碼開關(guān)撥動的頻率比實際高的，無法完全模擬實際。但是，從上圖的波形中，我們?nèi)阅芸闯鲲@示模式之間的轉(zhuǎn)換。同時經(jīng)過細致的觀察，hs的周期大約為32us即滿足行頻。5 實驗小結(jié)通過本次設(shè)計，我知道光靠在課堂上所學(xué)的知識，我們無法真正的將所學(xué)的各個科目的知識融會貫通,學(xué)以致用,思想也越來越遲緩,沒有創(chuàng)新的思維和活躍的思想。對我們學(xué)生來說，理論與實際同樣重要，這是我們以后在工作中證明自己能力的一個重要標準。通過了這次設(shè)計,我能更好的理解書本知識,相信也能夠更好的運用他它。在以后的學(xué)習(xí)和工作中，我們還會遇到許多類似的設(shè)計，但有了這次的經(jīng)驗，我相信我們都會盡自己

18、的力做得更好！我們在對EDA這門技術(shù)上有了更深刻的認識，也從實踐的例子中去感受到了EDA設(shè)計給我們設(shè)計帶來的改變與進步。我們不僅掌握QuartusII軟件的使用，與此同時，我們還對電子設(shè)計的思路有了更多的認識。通過對EDA設(shè)計中的TOP-DOWN設(shè)計方式的運用，體會到了對于一個大型系統(tǒng)的設(shè)計方案選取應(yīng)從頂向下的設(shè)計思路，這與傳統(tǒng)的至底向上的設(shè)計方式有很大改進，且設(shè)計效率得到大大提高。在設(shè)計中，我深刻感受到了老師對學(xué)生的那種誨人不倦的精神，老師不斷耐心地給我們指導(dǎo)使我們少走彎路，順利完成設(shè)計任務(wù)。本次課程設(shè)計中我收獲很多，在老師們的辛勤指導(dǎo)下，我們小組同學(xué)積極討論和思考，完成本此課程設(shè)計，此次設(shè)

19、計，使我們受益匪淺。在此我要感謝信息學(xué)院提供這次課程設(shè)計的機會。通過本次設(shè)計使我們自身的動手能力得到了很大的提高，使我們走出了實踐的盲區(qū)，為以后的畢業(yè)設(shè)計及工作后的動手打下了堅實的基礎(chǔ)。參考文獻：1王行EDA技術(shù)入門與提高西安：西安電子科技大學(xué)出版社，2005.52譚會生，張昌凡EDA技術(shù)及應(yīng)用西安：西安電子科技大學(xué)，2006.12 3郭勇EDA技術(shù)基礎(chǔ)與應(yīng)用北京：機械工業(yè)出版社，2011.34潘松，黃繼業(yè)EDA技術(shù)實用教程北京：科學(xué)出版社，2010.65漢澤西EDA技術(shù)及其應(yīng)用北京：北京航空航天大學(xué)出版社，2004.5程序清單 color.vhdlibrary ieee;use ieee.s

20、td_logic_1164.all;use ieee.std_logic_unsigned.all;entity VGA isport(clk,ka,kb:in std_logic;hs,vs,r,g,b:out std_logic);end VGA;architecture behav of VGA issignal hs1,vs1,cclk,reset,ra,rb,ka_d,kb_d: std_logic;signal mmd:std_logic_vector(1 downto 0);signal cc:std_logic_vector(9 downto 0); signal ll:std

21、_logic_vector(9 downto 0);signal grbx:std_logic_vector(3 downto 1);signal grby:std_logic_vector(3 downto 1);signal grbp:std_logic_vector(3 downto 1);signal grb:std_logic_vector(3 downto 1);begin grb(2)=(grbp(2) xor ka xor kb) and hs1 and vs1;grb(3)=(grbp(3) xor ka xor kb) and hs1 and vs1;grb(1)=(grb

22、p(1) xor ka xor kb) and hs1 and vs1;process(ka,kb)beginif ka=0thenif kb=0 then mmd=00;else mmd=01;end if;elsif kb=0 then mmd=10;else mmd=11;end if;end process;process(mmd)beginif mmd=00 then grbp=grbx;elsif mmd=01 then grbp=grby;elsif mmd=10 then grbp=(grbx xor grby);else grbp=000;end if;end process

23、;process(clk)beginif clkevent and clk=1 then ka_d=ka;end if;if ka_d=ka then ra=0;else ra=1;end if;end process;process(clk)beginif clkevent and clk=1 then kb_d=kb;end if;if kb_d=kb then rb=0;else rb=1;end if;end process;process(ra,rb)beginif rb=0 then if ra=0 then reset=0;else reset=1;end if;else reset=1;end if;end process;process(clk,reset)beginif reset=0 thenif clkevent and clk=1 then if cc=799 then cc=0000000000;else cc=cc+1;end if;end if;else cc=0000000000;end if; end process;cclk=cc(9);process(cclk,reset)begin if reset=0 then if cclkevent and cclk=0 then if ll=524 then ll=0000000000;else