第17講加法器與數(shù)值比較器

1、1 1第第3章章 組合邏輯電路組合邏輯電路第17講 加法器和數(shù)值比較器2 2第第3章章 組合邏輯電路組合邏輯電路3.5 典型中規(guī)模組合邏輯集成電路3.5.1 加法器數(shù)字電子計算機能進行各種信息處理，其中最常用的還是各種算術(shù)運算。算術(shù)運算中的加、減、乘、除四則運算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運算來實現(xiàn)的，所以加法運算是運算電路的核心。計算機的運算速度通常也是以每秒鐘完成加法運算的次數(shù)來衡量的。能實現(xiàn)二進制加法運算的邏輯電路稱為加法器。 3 3第第3章章 組合邏輯電路組合邏輯電路加法器加法器半加器：半加器：只考慮本位兩個二進制數(shù)相加，而不考慮來自低只考慮本位兩個二進制數(shù)相加，而不考慮來自低

2、位進位數(shù)相加的運算電路。位進位數(shù)相加的運算電路。 全加器：全加器：除考慮本位兩個二進制數(shù)相加外，還考慮來自低除考慮本位兩個二進制數(shù)相加外，還考慮來自低 位進位數(shù)相加的運算電路。位進位數(shù)相加的運算電路。 串行進位：串行進位：電路進行二進制加法運算時，各全加器由低位電路進行二進制加法運算時，各全加器由低位 到高位逐位傳遞進位信號。到高位逐位傳遞進位信號。 超前進位：超前進位：電路進行二進制加法運算時，通過快速進位電電路進行二進制加法運算時，通過快速進位電 路幾乎同時產(chǎn)生進位信號。路幾乎同時產(chǎn)生進位信號。 4 4第第3章章 組合邏輯電路組合邏輯電路1. 半加器和全加器1) 半加器能實現(xiàn)兩個1位的二進

3、制數(shù)相加，而不考慮低位進位的運算電路稱為半加器。設(shè)Ai、Bi分別表示第i位的被加數(shù)和加數(shù)輸入，Si表示本位和的輸出，Ci表示向高位的進位輸出，可以列出半加器的真值表，如表3.5所示。5 5第第3章章 組合邏輯電路組合邏輯電路6 6第第3章章 組合邏輯電路組合邏輯電路由表3.5可得半加器的邏輯表達式為根據(jù)上述邏輯表達式可畫出半加器的邏輯圖及邏輯符號，如圖3.10所示。7 7第第3章章 組合邏輯電路組合邏輯電路圖3.10 半加器的邏輯圖與邏輯符號8 8第第3章章 組合邏輯電路組合邏輯電路2) 全加器對兩個1位的二進制數(shù)進行相加并考慮低位的進位，即相當于三個1位二進制數(shù)的相加，求得和及進位的邏輯電路

4、稱為全加器。設(shè)Ai、Bi分別表示第i位的加數(shù)輸入，Ci-1表示來自相鄰低位的進位輸入，Si表示本位和的輸出，Ci表示向高位的進位輸出，可以列出全加器的真值表，如表3.6所示。9 9第第3章章 組合邏輯電路組合邏輯電路10 10第第3章章 組合邏輯電路組合邏輯電路11 11第第3章章 組合邏輯電路組合邏輯電路圖3.11 全加器的邏輯圖與邏輯符號 12 12第第3章章 組合邏輯電路組合邏輯電路多位數(shù)加法器實現(xiàn)多位加法運算的電路實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等

5、端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并和最低位進位數(shù)形成。各位運算并行進行。運算速度快。行進行。運算速度快。串行進位加法器串行進位加法器超前進位加法器超前進位加法器13 13第第3章章 組合邏輯電路組合邏輯電路2. 多位數(shù)加法器1) 串行進位加法器若有多位數(shù)相加，則可采用并行相加串行進位的方式來完成。例如，有兩個4位二進制數(shù)A3A2A1A0和B3B2B1B0相加，可以將四個全加器級聯(lián)，低位

6、全加器的進位輸出連接到相鄰的高位全加器的進位輸入，如圖3.12所示。14 14第第3章章 組合邏輯電路組合邏輯電路圖3.12 4位串行進位加法器15 15第第3章章 組合邏輯電路組合邏輯電路2) 超前進位加法器由于串行進位加法器的速度受到進位信號的限制，人們又設(shè)計了一種超前進位加法器，使每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)。根據(jù)進位表達式與和表達式：16 16第第3章章 組合邏輯電路組合邏輯電路上面兩式是超前進位加法器的兩個基本公式。由這兩個公式可以遞推出各位全加器的表達式。例如，對于4位超前進位加法器有17 17第第3章章 組合邏輯電路組合邏輯電路圖3.13 4位超前進位加法器

7、18 18第第3章章 組合邏輯電路組合邏輯電路圖3.14 集成4位二進制超前進位加法器引腳排列圖19 19第第3章章 組合邏輯電路組合邏輯電路圖3.15 16位二進制加法器 2020第第3章章 組合邏輯電路組合邏輯電路超前進位加法器超前進位加法器 74LS283相加結(jié)果讀數(shù)相加結(jié)果讀數(shù)為為 COS3S2S1S0 4 位二進制加位二進制加數(shù)數(shù) B 輸入端輸入端 4 位二進制加位二進制加數(shù)數(shù) A 輸入端輸入端低位片進位輸入端低位片進位輸入端本位和輸出端本位和輸出端向高位片的向高位片的進位輸出進位輸出A0A1A2A3B0B1B2B3CICOS0S1S2S374LS283邏輯功能示意圖邏輯功能示意圖2

8、1 21第第3章章 組合邏輯電路組合邏輯電路應(yīng)用實例應(yīng)用實例1 由四位超前進位加法器由四位超前進位加法器74LS283和異或門和異或門74LS86組成的組成的可控的四位并行二進制加法減法運算電路?？煽氐乃奈徊⑿卸M制加法減法運算電路。 當當 的時候，的時候， 以反變量形式以反變量形式 輸入到并行加法器，輸入到并行加法器，進位輸入端進位輸入端 ,這樣加法器完這樣加法器完成成 ， 為為 的補碼，的補碼，運算結(jié)果為運算結(jié)果為 。 當當 的時候，的時候， 以原變量形式輸入到并行加法器，以原變量形式輸入到并行加法器，進位輸入端進位輸入端 ，運算結(jié)果，運算結(jié)果為為 。該電路可以對。該電路可以對4位有符位有

9、符號或無符號二進制數(shù)作加減運算。號或無符號二進制數(shù)作加減運算。/1ADD SUB B1CI (1)AB()AB/0ADD SUB (1)BBB0CI ()AB2222第第3章章 組合邏輯電路組合邏輯電路3.5.2 數(shù)值比較器 1. 1位數(shù)值比較器兩個1位二進制數(shù)進行比較，輸入信號是兩個要進行比較的1位二進制數(shù)，輸出是比較結(jié)果。輸出有三種情況：大于、小于及等于。2323第第3章章 組合邏輯電路組合邏輯電路例如：A、B表示兩個二進制數(shù)，比較結(jié)果分別用Y1、Y2、Y3表示AB、AB、A=B。由此可以列出1位數(shù)值比較器的真值表(見表3.7)。由表3.7可以寫出各個輸出的邏輯表達式為2424第第3章章 組合邏輯電路組合邏輯電路2525第第3章章 組合邏輯電路組合邏輯電路圖3.16 1位數(shù)值比較器卡諾圖2626第第3章章 組合邏輯電路組合邏輯電路2. 集成4位數(shù)值比較器多位數(shù)值比較器的原理是從最高位開始進行比較，只有當最高位相等時再比較次高位，依次類推，直到比較到最低位。74LS85是典型的集成4位二進制數(shù)值比較器。其真值表如表3.8所示。2727第第3章章 組合邏輯電路組合邏輯電路2828第第3章章 組合邏輯電路組合邏輯電路3. 集成數(shù)值比較器74LS85邏輯功能的擴展在圖3.17中