華中師范大學(xué)網(wǎng)絡(luò)學(xué)院《數(shù)字邏輯》試題庫及答案

1、 華中師范大學(xué)網(wǎng)絡(luò)學(xué)院數(shù)字邏輯試題庫及答案 一、選擇題 1 和二進(jìn)制數(shù) (1100110111.001) 等值的十六進(jìn)制數(shù)學(xué)是 ( ) 。 A.337.2 B.637.2 C.1467.1 D.c37.4 2 是 8421BCD碼的是（ ） A.1010 B.0101 C.1100 D.1111 3 和二進(jìn)制碼 1100 對應(yīng)的格雷碼是（ ） A.0011 B.1100 C.1010 D.0101 4 如下圖，電路實(shí)現(xiàn)的邏輯功能 F=（ ） A.AB B.0 C.A+B D.1 5 TTL 電路中，高電平 VH 的標(biāo)稱值是（ ） A.0.3V B.2.4V C.3.6V D.5V _ 6 和邏

2、輯式 A ABC 相等的式子是 ( ) _ A.ABC B.1+BC C.A D. ABC 7 若干個具有三態(tài)輸出的電路輸出端接到一點(diǎn)工作時，必須保證（ ） A. 任何時候最多只能有一個電路處于三態(tài)，其余應(yīng)處于工作態(tài)。 B. 任何時候最多只能有一個電路處于工作態(tài)，其余應(yīng)處于三態(tài)。 C. 任何時候至少要有兩個或三個以上電路處于工作態(tài)。 D. 以上說法都不正確。 _ 8 A+B+C+A +A B =（ ） _ A.A B. A C.1 D.A+B+C 9 下列等式不成立的是（ ） _ A B A.A AB B.(A+B)(A+C)=A+BC _ _ _ _ 1 C.AB+AC+BC=AB+BCD.

3、 A B A B AB A B 10 F(A ,B, C) m(0,1,2,3,4,5,6), 則 F ( ) _ _ _ _ _ _ A.ABC B.A+B+C C. A B C D. A B C 11 欲對全班 53 個同學(xué)以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制的位數(shù)是 ( ) A.5 B.6 C.10 D.53 12 一塊數(shù)據(jù)選擇器有三個地址輸入端，則它的數(shù)據(jù)輸入端應(yīng)有（ ）。 A.3 B.6 C.8 D.1 13 或非門構(gòu)成的基本 RS觸發(fā)器，輸入端 SR的約束條件是（ ） _ _ 1 _ _ A.SR=0 B.SR=1 C. S R D. S R 0 14 在同步方式下， JK 觸發(fā)器

4、的現(xiàn)態(tài) Qn = 0 ，要使 Qn+1 = 1 ，則應(yīng)使（ ）。 A.J=K=0 B.J=0 ， K=1 C.J=1 ，K=X D.J=0 ，K=X 15 一個 T 觸發(fā)器，在 T=1 時，來一個時鐘脈沖后，則觸發(fā)器 ( ) 。 A. 保持原態(tài) B. 置 0 C. 置 1 D. 翻轉(zhuǎn) _ 16 在 CP作用下，欲使 D 觸發(fā)器具有 Qn+1= Q n 的功能，其 D端應(yīng)接（_ ） A.1 B.0 C. Q n D. Q n 17 一片四位二進(jìn)制譯碼器，它的輸出函數(shù)有（ ） A.1 個 B.8 個 C.10 個 D.16 個 18 比較兩個兩位二進(jìn)制數(shù) A=A1A0 和 B=B1B0，當(dāng) AB時

5、輸出 F=1，則 F 的表達(dá)式是 （ ）。 _ _ _ A. F A1B1 _ B. F A1A0 B1 B0 _ _ _ _ C.F A1B1 A1 B1 A0 B0 D. F A1B1 A0 B0 19 相同計數(shù)模的異步計數(shù)器和同步計數(shù)器相比，一般情況下（ ） A. 驅(qū)動方程簡單 B. 使用觸發(fā)器的個數(shù)少 C. 工作速度快 D. 以上說法都不對 20 測得某邏輯門輸入 A、 B和輸出 F 的波形如下圖，則 F(A ， B)的表達(dá)式是（ ） F A B _ A.F=AB B.F=A+B C. D. F A B A B F 21 Moore 和 Mealy 型時序電路的本質(zhì)區(qū)別是（ ） A.

6、沒有輸入變量B.當(dāng)時的輸出只和當(dāng)時電路的狀態(tài)有關(guān)，和當(dāng)時的輸入無關(guān) C.沒有輸出變量D.當(dāng)時的輸出只和當(dāng)時的輸入有關(guān)，和當(dāng)時的電路狀態(tài)無關(guān) 22 n 級觸發(fā)器構(gòu)成的環(huán)形計數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為（ ） A.n 個 B.2n 個 C.2 n-1 個 D. 2 n 個 23 ROM電路由地址譯碼器和存儲體構(gòu)成， 若譯碼器有十個地址輸入線， 則最多可有（ ） 個字。 A.10 B.10 2 C.2 10 D.10 4 24 74LS160 十進(jìn)制計數(shù)器它含有的觸發(fā)器的個數(shù)是（ ） A.1 個 B.2 個 C.4 個 D. 6 個 25 組合型 PLA 是由（ ）構(gòu)成 A. 與門陣列和或門陣列 B.

7、 一個計數(shù)器 C. 一個或陣列 D. 一個寄存器 26 能將輸出端直接相接完成線與的電路有（ ） A.TTL 與門 B. 或門 C. 三態(tài)門 D. 三極管非門 27 TTL 與非門的多余腳懸空等效于 ( ) 。 A. B. C. cc D.Vee 28 設(shè)計一個 8421 碼加 1 計數(shù)器，至少需要（ ）觸發(fā)器 A.3 個 B.4 個 C.6 個 D.10 個 29 以下哪一條不是消除竟?fàn)幟半U的措施（ ） A. 接入濾波電路 B. 利用觸發(fā)器 C. 加入選通脈沖 D. 修改邏輯設(shè)計 30 主從觸發(fā)器的觸發(fā)方式是（ ） A.CP=1 B.CP 上升沿 C.CP 下降沿 D. 分兩次處理 31 當(dāng)

8、晶體三極管（ ）時處于放大狀態(tài)。 A發(fā)射結(jié)和集電結(jié)均處于反向偏置 B發(fā)射結(jié)正向偏置，集電結(jié)反向偏置 C發(fā)射結(jié)和集電結(jié)均處于正向偏置 32 下列說法中， （）不是邏輯函數(shù)的表示方法。 A真值表和邏輯表達(dá)式 B卡諾圖和邏輯圖 C波形圖和狀態(tài)圖 33 TTL 與非門電路的輸入短路電流 A UI =1.4V 時，輸入端的電流 I IS 是指（ ）。 B UI =0V 時，輸入端的電流 C UI =3.6V 時，輸入端的電流 34 采用（）方法可以消除組合電路的竟?fàn)幟半U現(xiàn)象。 A輸入狀態(tài)不變 B加精密的電源 C輸出接濾波電容 35 已知某觸發(fā)器的特性所示（觸發(fā)器的輸入用 A、 B表示）。請選擇與具有相同

9、功 能的邏輯表達(dá)式是（ ）。 A Qn 1 AQn BQ n B Qn 1 AQ n BQ n C Qn 1 AQ n BQ n Qn+1 A B 說 明 0 0 Qn 保持 0 1 0 置 0 1 0 1 置 1 1 1 Q n 翻轉(zhuǎn) 36 四位扭環(huán)形計數(shù)器電路所示。若觸發(fā)器 Q1、 Q2、 Q3、Q4 的初始狀態(tài)為 1110，試判斷 在 CP脈沖的作用下， Q1、 Q2、 Q3、 Q4 的狀態(tài)按圖（ ）的規(guī)律變化。 1110 1111 0111 0011 1110 1100 1000 0000 Q 1 QQQ QQQQ 2 3 4 1 2 3 4 1100 1000 0000 0001 1

10、111 0111 0011 0001 A B 37 555 定時器組成的多諧振蕩器屬于（ ）電路。 A單穩(wěn) B 雙穩(wěn) C 無穩(wěn) 38 用 ROM實(shí)現(xiàn)四位二進(jìn)制碼到四位循環(huán)碼的轉(zhuǎn)換，要求存儲器的容量為（ ）。 A 8 B 16 C 32 D 64 39 下列信號中， （ ）是數(shù)字信號。 A 交流電壓 B. 開關(guān)狀態(tài) C.交通燈狀態(tài) D.無線電載波 40 余 3 碼 10001000 對應(yīng) 2421 碼為（ ） A. 01010101 B. 10000101 C. 10111011 D. 11101011 41 若邏輯函數(shù) F A, B,C m 1,2,3,6 ,G A, B,C m 0,2,3,

11、4,5,7 ，則 F 和 G 相與的結(jié)果為（ ） A. m2 m3 B. 1 C. AB D. 0 42 為實(shí)現(xiàn) D 觸發(fā)器轉(zhuǎn)換為 T 觸發(fā)器，圖所示的虛線框內(nèi)應(yīng)是（ ） DQ T CPQ A. 或非門B. 與非門C. 異或門D. 同或門 43 如圖所示的TTL 三態(tài)門電路中， 使能控制端I A , I B 為 0 時，TS 門為高阻態(tài)； I A , I B 為 1 時， TS 門為工作態(tài)。不能保證該電路正常工作的條件是（） A1 A2 I A B1 B2 I B TS F TS A. IA I B 0 B. IA IB 1 . IA 1,IB 0 D. IA 0,IB 1 44 完全確定原始

12、狀態(tài)表中的五個狀態(tài) A 、B、 C、 D、 E，若有等效對 A和 B，B和D， C 和 E，則最簡狀態(tài)表中只含（ ）個狀態(tài) A.2 B.3 C.1 D.4 45 下列觸發(fā)器中，沒法約束條件的是（ ） A.時鐘R S觸發(fā)器 B.基本R S 觸發(fā)器 C.主從J K 觸發(fā)器 D. 邊沿 D 觸發(fā)器 46 組合邏輯電路輸出與輸入的關(guān)系可用（ ）描述 A. 真值表 B. 狀態(tài)表 C.狀態(tài)圖 D. 邏輯表達(dá)式 47 實(shí)現(xiàn)兩個 4 位二進(jìn)制數(shù)相乘的組合電路，其輸入輸出端個數(shù)應(yīng)為（ ） A.4 入 4出 B.8入8出 C.8入4出 D.8入 5出 48 組合邏輯電路中的險象是由于（ ）引起的 A. 電路未達(dá)到

13、最簡 B.電路有多個輸出 C.電路中的時延 D.邏輯門類型不同 49 設(shè)計一個五位二進(jìn)制碼的奇偶位發(fā)生器，需要（ ）個異或門 A.2 B.3 C.4 D.5 50 設(shè)計一個 2421 碼“四舍五入”電路，最少需要（ ）個邏輯門。 A.0 B.2 C.3 D.5 51 下列觸發(fā)器中， （ ）不可作為同步時序邏輯電路的存儲元件。 A. 基本 R-S 觸發(fā)器 B.D 觸發(fā)器 C.J-K 觸發(fā)器 D.T 觸發(fā)器 52 構(gòu)造一個模 10 同步計數(shù)器，需要（ ）觸發(fā)器 A.3 個 B.4 個 C.5 個 D.10 個 53 實(shí)現(xiàn)同一功能的 Mealy 型同步時序電路比 Moore 型同步時序電路所需要的（

14、 ） A. 狀態(tài)數(shù)目更多 B.狀態(tài)數(shù)目更少 C.觸發(fā)器更多 D.觸發(fā)器一定更少 54 同步時序電路設(shè)計中，狀態(tài)編碼采用相鄰編碼法的目的是（ ） A. 減少電路中的觸發(fā)器 B. 提高電路速度 C.提高電路可靠性 D. 減少電路中的邏輯門 55 脈沖異步時序邏輯電路的輸入信號可以是（ ） A. 模擬信號 B. 電平信號 C.脈沖信號 D. 時鐘脈沖信號 56 電平異步時序邏輯電路不允許兩個或兩個以上輸入信號（ ） A. 同時為 0 B. 同時為 1 C.同時改變 D. 同時出現(xiàn) 57 脈沖異步時序邏輯電路中的存儲元件可以采用（ ） A. 時鐘控制 RS 觸發(fā)器 B.D 觸發(fā)器 C.基本 RS 觸發(fā)

15、器 D.JK 觸發(fā)器 58 若一個最簡流程表中有五個狀態(tài)，則相應(yīng)電平異步時序電路中應(yīng)具有（ ）反饋 回路 A.2 條 B.3 條 C.4 條 D.5 條 59 電平異步時序電路中反饋回路間的臨界競爭，可導(dǎo)致電路（ ） A. 時延增加 B. 速度下降 C.發(fā)生錯誤狀態(tài)轉(zhuǎn)移 D. 信號減弱 60 八路數(shù)據(jù)選擇器應(yīng)有（ ）個選擇控制器 A.2 B.3 C.6 D.8 61 移位寄存器 T1194 工作在并行數(shù)據(jù)輸入方式時， M AM B 取值為（ ） A.00 B.01 C.10 D.11 62 集成定時器 5G555 工作在截止?fàn)顟B(tài)時， TH 和 TR 的輸入電壓值（ ） A. TH 2 U ,T

16、R 1U B.均大于 2U 3 3 3 C. TH 2 U , TR 1U D. 均小于 1U 3 3 3 63 集成 D/A 轉(zhuǎn)換器 DAC0832 含有（ ）個寄存器 A.1 B.2 C.3 D.4 64 半導(dǎo)體存儲器（ ）的內(nèi)容在掉電后會丟失 D.E 2PROM A.MROM B.RAM C.EPROM 65 EPROM 是指（ ） A. 隨機(jī)讀寫存儲器 B. 只讀存儲器 C.可擦可編程只讀存儲器 D . 電可擦可編程只讀存儲器 66 用 PLA 進(jìn)行邏輯設(shè)計時，應(yīng)將邏輯函數(shù)表達(dá)式變換成（ ） A. 異或表達(dá)式 B. 與非表達(dá)式 C.最簡“與或”表達(dá)式 D. 標(biāo)準(zhǔn)“或與”表達(dá)式 67 補(bǔ)

17、碼 1.1000 的真值為（ ） A.+1.1000 B.-1.1000 C.-0.1000 D.-0.0001 68 下列哪個函數(shù)與邏輯函數(shù) F= A B 不等（ ） A. F AB AB B. F AB AB C. F A B D. F A B 1 69 PROM 、PLA 、和 PAL 三種可編程器件中， （ ）是不能編程的 A.PROM 的或門陣列 B.PAL 的與門陣列 C.PLA 的與門陣列和或門陣列 D.PROM 的與門陣列 70 下列中規(guī)模通用集成電路中， （ ）屬于組合邏輯電路 A.4 位計數(shù)器 T4193 B.4 位并行加法器 T693 C.4 位寄存器 T1194 D.4

18、 位數(shù)據(jù)選擇器 T580 71 下列物理量中，屬于數(shù)字量的有（ ） A. 開關(guān)狀態(tài) B.溫度 C.交流電流 D. 指示燈狀態(tài) 72 數(shù)字系統(tǒng)中，采用（ ）可以將減法運(yùn)算轉(zhuǎn)化為加法運(yùn)算 A. 原碼 B.補(bǔ)碼 C. Gray 碼 D. 反碼 73 十進(jìn)制數(shù)555 的余 3 碼為（） A.101101101B.010101010101 C.100010001000D.010101011000 74 下列邏輯門中， （ ）不屬于通用邏輯門 A. 與非門 B. 或非門 C.或門 D. 與或非門 75 n 個變量構(gòu)成的最小項 mi 和最大項 M i 之間，滿足關(guān)系（ ） A. mi M i B. mi M

19、 i C. mi M i 1 D. mi M i 1 二、填空題 1. 在計算機(jī)中， A 與 a的 ASCII 是 ( ) 。 2. ASCII 中有 ( ) 兩類信息。 3. ( ) 的 8421 碼為 010010010110 。 4. 十進(jìn)制的進(jìn)位規(guī)則是 ( ) 。 5. 所謂多項式替代法，是將 ( ) 即得到與 R 進(jìn)制數(shù)等值的十進(jìn)制數(shù)。 6. 一個數(shù)由兩部分組成： ( ) 。 7. 補(bǔ)碼只有 ( ) 種零的表示形式。 8. 邏輯變量反映邏輯狀態(tài)的變化，邏輯變量僅能取值 ()。 9. 在二值邏輯電路中， 把物理量離散成兩種電平 (相對于參考地的電壓值 )，即 ()。 10. 如果 A

20、， B 中只要有一個為 1，則 F 為 l ；僅當(dāng) A ， B 均為 0 時， F 才為 0。該邏輯關(guān) 系可用式子 ()表示。 11. 在非邏輯中，若 A 為，則 F 為 1；反之， ( ) 。 12. 基本的邏輯關(guān)系有 ( ) 三種。 13. 邏輯表達(dá)式是由 ( )所構(gòu)成的式子。 14. 當(dāng)決定某個事件的全部條件都具備時， 這件事才會發(fā)生。 這種關(guān)系稱為 ( ) 邏輯。 15. 公理是基本的假設(shè)，它是客觀存在的抽象，無需 ( ) ，但它可以用真值表進(jìn)行驗(yàn)證。 16. 邏輯代數(shù) L 是一個封閉的代數(shù)系統(tǒng)，它由一個 ( )所構(gòu)成。 17. 下列真值表完成的邏輯函數(shù)為 ( )。 A B F 0 0

21、 0 0 1 1 1 0 1 1 1 0 18. 任何一個邏輯函數(shù)，其表達(dá)式的形式并 ( ) 唯一的。 19. 邏輯函數(shù)表達(dá)式有 ( ) 兩種基本形式。 20. 如果一個具有 n 個變量的函數(shù)的“積”項包含全部 n 個變量，每個變量都以原變量或 反變量形式出現(xiàn)，且僅出現(xiàn)一次 , 則這個“積”項被稱為 ( ) 。 21. 假如一個函數(shù)完全由最小項所組成，那么這種函數(shù)表達(dá)式稱為 ( )表達(dá)式。 22. 3 個變量最多可以組成 ( )個最小項。 23. n 個變量的所有最大項的 ( )恒等于 0。 24. 在同一邏輯問題中，下標(biāo)相同的最小項和最大項之間存在 ( )關(guān)系。 25. 求一個函數(shù)表達(dá)式的標(biāo)

22、準(zhǔn)形式有兩種方法， ( ) 。 26. 假定在函數(shù) F 的真值表中有 k 組變量取值使 F 的值為 l，其它變量取值下 F 的值為 0， 那么，函數(shù) F 的最小頂表達(dá)式由這 ( ) 組成。 27. 最簡邏輯電路的標(biāo)準(zhǔn)是 :( ) 。 28. 邏輯函數(shù)化簡的三種方法，即 ( )。 29. () 個變量的卡諾圖是一種由 2 的 n 次方個方格構(gòu)成的圖形。 30. 一個邏輯函數(shù)可由圖形中若干方格構(gòu)成的區(qū)域來表示，并且這些方格與包含在函數(shù)中 的各個 ()相對應(yīng)。 31. 六變量卡諾圖共有 ( )個方格。 32. 蘊(yùn)涵項：在函數(shù)的“與或”表達(dá)式中， ( ) 被稱為該函數(shù)的蘊(yùn)涵項 33. （ ）方法和卡諾

23、圖化簡法的基本思想大致相同。 34. 一只四輸入端或非門，使其輸出為 1 的輸入變量取值組合有 ( )種。 35. 邏輯函數(shù)化簡的目的是 ( ) 。 36. 常見的化簡方法有 ( ) 三種。 37. F=A+BC 的最小項為 ( ) 。 38. 代數(shù)化簡法是運(yùn)用 ( )對邏輯函數(shù)表達(dá)式進(jìn)行化簡。 39. 所謂邏輯上相鄰的最小項是指這樣兩個乘積項，如果它們都包含 ( )，則稱這兩 個乘積項是相鄰的。 40. 化簡多輸出函數(shù)的關(guān)鍵是 ( ) 。 41. 對一個給定的邏輯函數(shù)來說，無關(guān)最小項是否出現(xiàn)在函數(shù)表達(dá)式中，并 ( ) 影 響該函數(shù)原來的邏輯功能。 42. ( )和卡諾圖化簡法都可用來化簡多輸

24、出函數(shù)。 43. 計算機(jī)的設(shè)計過程可分為（ ），（ ），（ ） 44. 一般說，實(shí)現(xiàn)某一邏輯功能的邏輯電路并 ( ) 唯一的，它與表征該邏輯功 能的函數(shù)表達(dá)式的形式及繁簡有關(guān)。 45. 用與非門實(shí)現(xiàn)邏輯函數(shù) F AB BC CD DA ，至少要 ( )個門。 46. 對于兩輸入的或非門而言，只有當(dāng)為 ( ) 時輸出為。 47. 組合邏輯電路在任意時刻的穩(wěn)定輸出信號取決于（ ）。 48. 全加器是一種實(shí)現(xiàn)（ ）功能的邏輯電路。 49. 半加器是指兩個 ( ) 相加。 50. 組合邏輯電路由 ( ) 電路組成。 51. 組合邏輯電路的設(shè)計過程與 ( )過程相反。 52. 時間圖反映邏輯信號之間對應(yīng)

25、的( )，特別是要能反映出關(guān)鍵信號之間 起因和結(jié)果的時間延遲。 53. 當(dāng)輸入不提供反變量時， 可以通過合并 ( )以減少式中的 與 項及 非 號。 54. 根據(jù)電路輸出端是一個還是多個，通常將組合邏輯電路分為 ( )兩類。 55. 設(shè)計多輸出組合邏輯電路，只有充分考慮 ( ) ，才能使電路達(dá)到最簡。 56. 組合邏輯電路中輸出與輸入之間的關(guān)系可以由 ( ) 來描述。 57. 我們一般將競爭分為： ( )兩種。 58. 函數(shù)有（ ）兩種標(biāo)準(zhǔn)表達(dá)式。 59. 使 F A,B,C A B C 為 1 的輸入組合有（ ）個。 60. 常用的復(fù)合門電路有（ ）四種。 61. 時序邏輯電路按其工作方式不

26、同，又分為（ ）和（ ）。 62. 同步時序電路的一個重要組成部分是存儲元件，它通常采用（ ）構(gòu)成。 63. 當(dāng) R=1， S=1 時，基本 RS 觸發(fā)器的次態(tài)輸出為（ ） 。 64. JK 觸發(fā)器的次態(tài)主要與（ ）因素有關(guān)。 65. D 觸發(fā)器的次態(tài)主要與（ ）因素有關(guān)。 66. 僅具有清 0 和置 1 功能的觸發(fā)器是（ ）。 67. 僅具有 保持 和 翻轉(zhuǎn) 功能的觸發(fā)器是（）。 68. 根據(jù)計數(shù)過程中數(shù)字增減規(guī)律的不同，計數(shù)器可以分為（ ）計數(shù)器、 （ ） 計數(shù)器和（ ）計數(shù)器三種。 69. 左移寄存器輸人端為 0，在一個 CP 脈沖的作用下， 便可實(shí)現(xiàn)所存數(shù)據(jù) （ ）的 運(yùn)算；右移寄存器

27、輸入端為 0，在一個脈沖的作用下，便可實(shí)現(xiàn)所存數(shù)據(jù)（ ） 的運(yùn)算。 70. 將移位寄存器的串行輸出反饋到它的串行輸入端，就構(gòu)成了（ ） 計數(shù)器； 將移位寄存器的串行反相輸出反饋到它的串行輸人端， 就構(gòu)成了 （ ）計數(shù)器。 這兩種計數(shù)器都可以用作（ ）電路。 71. 直接從設(shè)計命題的文字描述得到的狀態(tài)圖稱為( )。 72. 計數(shù)器按計數(shù)進(jìn)制分有： （ ）、（ ）和任意進(jìn)制計數(shù)器。 73. 延遲元件可以是 ( )，也可以利用 ( ) 。 74. 脈沖異步時序電路狀態(tài)的改變直接依賴于（ ）。 75. 一般來說，時序邏輯電路中所需的觸發(fā)器 n 與電路狀態(tài)數(shù) N 應(yīng)滿足如下關(guān)系式： （ ）。 76. 直

28、接對模擬量進(jìn)行處理的電子線路稱為 ( )。 77. 由于數(shù)字電路的各種功能是通過( )來實(shí)現(xiàn)的， 所以數(shù)字電路又稱為數(shù)字邏 輯電路或者邏輯電路。 78. 在日常生活中，人們通常采用 ( ) 數(shù)來計數(shù)。 79. 二進(jìn)制數(shù) 1101.1011 轉(zhuǎn)換為八進(jìn)制為 ( ) 。 80. 十六進(jìn)制數(shù) F6.A 轉(zhuǎn)換成八進(jìn)制數(shù)為 ( ) 。 81. 二進(jìn)制數(shù) 000000111111 能代表 ( ) 個十進(jìn)制數(shù)。 82. 常見的機(jī)器數(shù)有： （ ）。 三、判斷題 1. “ 0”的補(bǔ)碼只有一種形式。 2. 奇偶校驗(yàn)碼不但能發(fā)現(xiàn)錯誤，而且能糾正錯誤。 3. 二進(jìn)制數(shù) 0.0011 的反碼為 0.1100。 4. 邏

29、輯代數(shù)中，若 A B = A + B ，則有 A=B 。 5. 根據(jù)反演規(guī)則，邏輯函數(shù) F AB CD AC 的反函數(shù) F A BCDAC 6. 用卡諾圖可判斷出邏輯函數(shù) F A,B,C, D BD AD CD AC D 與邏輯函數(shù) G A, B,C, D BD CD AC D ABD 互為反函數(shù)。 7. 若函數(shù) F 和函數(shù) G的卡諾圖相同，則函數(shù) F 和函數(shù) G 相等。 8. 門電路帶同類門數(shù)量的多少稱為門的扇出數(shù)。 9. 三態(tài)門有三種輸出狀態(tài)（即輸出高電平、輸出低電平和高阻狀態(tài)） ，分別代表三種不 同的邏輯值。 10. 觸發(fā)器有兩個穩(wěn)定狀態(tài)：Q1稱為“ 1”狀態(tài)， Q0 稱為“ 0”狀態(tài)。

30、 11. 同一邏輯電路用正邏輯描述出的邏輯功能和用負(fù)邏輯描述出的邏輯功能應(yīng)該一致。 12. 對時鐘控制觸發(fā)器而言，時鐘脈沖確定觸發(fā)器狀態(tài)何時轉(zhuǎn)換，輸入信號確定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。 13. 采用主從式結(jié)構(gòu)，或者增加維持阻塞功能，都可解決觸發(fā)器的“空翻”現(xiàn)象。 14. 設(shè)計包含無關(guān)條件的組合邏輯電路時，利用無關(guān)最小項的隨意性有利于輸出函數(shù)化簡。 15. 對于多輸出組合邏輯電路，僅將各單個輸出函數(shù)化為最簡表達(dá)式，不一定能使整體達(dá)到最簡。 16. 組合邏輯電路中的競爭是由邏輯設(shè)計錯誤引起的。 17. 在組合邏輯電路中，由競爭產(chǎn)生的險象是一種瞬間的錯誤現(xiàn)象。 18. 同步時序邏輯電路中的存儲元件可以是任

31、意類型的觸發(fā)器。 19. 等效狀態(tài)和相容狀態(tài)均具有傳遞性。 20. 最大等效類是指含狀態(tài)數(shù)目最多的等效類。 21. 一個不完全確定原始狀態(tài)表的各最大相容類之間可能存在相同狀態(tài)。 22. 同步時序邏輯電路設(shè)計中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競爭。 23. 同步時序邏輯電路中的無效狀態(tài)是由于狀態(tài)表沒有達(dá)到最簡導(dǎo)致的。 24. 如果一個時序邏輯電路中的存儲元件受統(tǒng)一時鐘信號控制，則屬于同步時序邏輯電路。 25. 電平異步時序邏輯電路不允許兩個或兩個以上的輸入同時為1。 26. 電平異步時序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。 27. 并行加法器采用超前進(jìn)位的目的是簡化電路

32、結(jié)構(gòu)。 28. 進(jìn)行邏輯設(shè)計時，采用 PLD器件比采用通用邏輯器件更加靈活方便。 29. 采用串行加法器比采用并行加法器的運(yùn)算速度快。 四、簡答題 1. 與普通代數(shù)相比邏輯代數(shù)有何特點(diǎn)？ 2. 什么是邏輯圖？試述由邏輯函數(shù)畫出邏輯圖的方法？ 3. 邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系？ 4. 實(shí)現(xiàn)一個確定邏輯功能的邏輯電路是不是唯一的？ 5. 代數(shù)法化簡主要有哪些步驟？ 6. 卡諾圖在構(gòu)造上有何特點(diǎn)？ 7. 已知函數(shù)的邏輯表達(dá)式怎樣得到它的卡諾圖？ 8. 實(shí)驗(yàn)的一般程序有哪些？ 9. 組合邏輯在結(jié)構(gòu)上有何特點(diǎn)？ 10. 什么是模擬信號？ 11. 在數(shù)字電路中為什么要采用二進(jìn)制？它有何特

33、點(diǎn)？ 12. 機(jī)器數(shù)與真值有何區(qū)別 ? 13. 在進(jìn)行邏輯設(shè)計和分析時我們怎樣看待無關(guān)項？ 14. 什么叫最小項和最大項 ?為什么把邏輯函數(shù)的“最小項之和”表達(dá)式及“最大項之積” 表達(dá)式稱為邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式? 15. 用代數(shù)化簡法化簡邏輯函數(shù)與用卡諾圖化簡邏輯函數(shù)各有何優(yōu)缺點(diǎn)? 16. 電路部分出錯主要有哪幾種？ 17. 用 或非 門實(shí)現(xiàn)邏輯函數(shù)的步驟主要有哪些？ 18. 為什么要進(jìn)行組合邏輯電路的分析？ 19. 與組合電路相比，時序電路有何特點(diǎn)？ 20. 有兩個觸發(fā)器 A、B，在同一個 CP脈沖作用下，將 A 所存的代碼送 B，B 所存的代碼送A，問需要選擇什么觸發(fā)器，才能可靠實(shí)現(xiàn)？

34、 21. 什么叫最大相容類 ? 22. 簡述觸發(fā)器的基本性質(zhì)。 23. 如何檢查時序電路是否具有自啟動性？ 24. 為什么同步時序電路沒有分為脈沖型同步時序電路和電平型同步時序電路？ 25. 異步時序邏輯電路與同步時序邏輯電路有哪些主要區(qū)別? 26. 如何判斷電路處于非穩(wěn)態(tài)？ 27. 設(shè) X 補(bǔ) =x 0.x1x2x3 寫出下列提問的條件： 若使 X1/8 ，問 x0， x1，x2， x3 應(yīng)滿足什么條件？ 若使 1/8X1/2 ，問 x0， x1， x2， x3 應(yīng)滿足什么條件？ 若使 X=N 76模擬電路 77邏輯運(yùn)算和邏輯判斷 78十進(jìn)制 79 15.54 80 11110110.101

35、0 81 64 82 原碼、反碼和補(bǔ)碼 三、判斷題 1. 正確 2. 錯誤 3. 錯誤 4. 正確 5. 錯誤 6. 正確 7. 錯誤 8. 正確 9. 錯誤 10. 錯誤 11. 錯誤 12. 正確 13. 正確 14. 正確 15. 正確 16. 錯誤 17. 正確 18. 錯誤 19. 錯誤 20. 錯誤 21. 正確 22. 錯誤 23. 錯誤 24. 正確 25. 錯誤 26. 錯誤 27. 錯誤 28. 正確 29. 錯誤 四、簡答題 1.邏輯代數(shù)與普通代數(shù)相似子處在于它們都是用字母表示變量，用代數(shù)式描述客觀事 物間的關(guān)系，但不同之處是邏輯代數(shù)是描述客觀事物間的邏輯關(guān)系，邏輯函數(shù)表

36、達(dá) 式中的邏輯變量的取值和邏輯函數(shù)值都只有兩個值，即 0、1。這兩個值不具有數(shù)量 大小的意義，僅表示客觀事物的兩種相反的狀態(tài)。 2用邏輯門電路實(shí)現(xiàn)的邏輯函數(shù)關(guān)系。 化簡 變換 用門電路實(shí)現(xiàn)3 3可以互相轉(zhuǎn)換 4不是唯一的 5用代數(shù)轉(zhuǎn)換法求一個函數(shù)“最小項之和”的形式，一般分為兩步。 第一步：將函數(shù)表達(dá)式變換成一般“與或”表達(dá)式。 第二步：反復(fù)使用XXYY 將表達(dá)式中所有非最小項的“與項”擴(kuò)展成最小項。 6 (1)n 個變量的卡諾圖由2 的 n 次方個小方格組成，每個小方格代表一個最小項； (2)卡諾圖上處在相鄰、相對、相重位置的小方格所代表的最小項為相鄰最小項。 7如果邏輯函數(shù)表達(dá)式是最小項之

37、和的形式，則只要在卡諾圖上找出那些同給定邏輯 函數(shù)包含的最小項相對應(yīng)的小方格，并標(biāo)以 1，剩余小方格標(biāo)以 0，就得到該函數(shù)的卡 諾圖。 8準(zhǔn)備階段、布線階段、調(diào)試階段以及實(shí)驗(yàn)完畢后書寫實(shí)驗(yàn)報告 9電路由門電路過程，不含記憶元件；輸入信號是單項傳輸?shù)碾娐分胁缓答伝芈贰?10. 所謂連續(xù)信號是指在時時間和數(shù)值上均作連續(xù)變化的物理信號，例如，溫度；壓力 等。 11二進(jìn)制的特點(diǎn) 二進(jìn)制數(shù)只有 0 和 l 兩個數(shù)碼，任何具有兩個不同穩(wěn)定狀態(tài)的元件都可用來表示 1 位二進(jìn)制數(shù)。 二進(jìn)制運(yùn)算規(guī)則簡單。 二進(jìn)制數(shù)的數(shù)碼0 和 l ，可與邏輯代數(shù)中邏輯變量的 假 和 真 對應(yīng)起來。也就是 說，可用一個邏輯變量

38、來表示一個二進(jìn)制數(shù)碼。這樣， 在邏輯運(yùn)算中可以使用邏輯代數(shù) 這一數(shù)學(xué)工具。 12機(jī)器數(shù)其符號與數(shù)值一起二進(jìn)制代碼化。 13. 由于無關(guān)最小項對應(yīng)的輸入變量取值組合根本不會出現(xiàn)，或者盡管可能出現(xiàn)，但相 應(yīng)的函數(shù)值是什么無關(guān)緊要。所以，在變量的這些取值下，函數(shù)可以任意取值0 或 l 。 14最小項是一種特殊的乘積項。設(shè)有一個n 變量的邏輯函數(shù)，在 n 個變量組成的乘積 項 (“與”項 )中每一個變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個乘積項稱，為 n 個變量的最小項。 最大項是一種特殊的和項。沒有一個n 變量的邏輯函數(shù)，在n 個變量組成的和項(“或 項) 中，每一個變量或以原變量

39、或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個和項稱為 n 個變量的最大項。 表示形式是唯一的。 15卡諾圖法直觀但不適合變量多的函數(shù)化簡。 16 (1)接線不完全；(2)接線錯誤； 17. 用 或非 門實(shí)現(xiàn)邏輯函數(shù)的步驟為： 第一步：求出函數(shù)的最簡或 -與 表達(dá)式； 第二步：將最簡 或 -與 表達(dá)式變換成 或非 -或非 表達(dá)式；第三步：畫出邏輯電路圖。 18. 需要推敲邏輯電路的設(shè)計思想，或者要更換邏輯電路的某些組件，或者要評價它的 技術(shù)經(jīng)濟(jì)指標(biāo)。這樣，就要求我們對給定的邏輯電路進(jìn)行分析。 19. 結(jié)論：與組合電路相比，時序電路的輸出不僅與此時輸入信號有關(guān)，還與電路原來的狀態(tài)有關(guān)。電路中具有存

40、儲文件。 20. 有兩個觸發(fā)器 A、B，在同一個 CP脈沖作用下， 將 A 所存的代碼送 B，B 所存的代碼送 A，問需要選擇 D觸發(fā)器，才能可靠實(shí)現(xiàn)。參見教材 21. 若一個相容類不是任何其它相容類的子集時，則該相容類稱為最大相容類。 22. 觸發(fā)器具有以下兩個基本性質(zhì)：觸發(fā)器有兩個穩(wěn)定的工作狀態(tài)，一個是1 狀態(tài)， 另一個是 0 狀態(tài)。當(dāng)無外界信號作用時，觸發(fā)器維持原來的穩(wěn)定狀態(tài)，并能長期保持下去； 在一定的外界信號作用下，觸發(fā)器可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)為另一個穩(wěn)定狀態(tài)，而且在外 界信號消失后，仍能保持更新后的狀態(tài)。 23. 檢查任意項經(jīng)化簡后產(chǎn)生的狀態(tài)是否為有效狀態(tài)，能否進(jìn)入到有效狀態(tài)。 2

41、4. 在同步時序電路中，輸入信號雖然有脈沖和電子兩種形式，但是在同步時鐘信號的前沿或后沿控制下它們作用于電路后引起電路狀態(tài)的變化都是相同的 25脈沖異步時序電路與同步時序電路的主要差別是電路的狀態(tài)改變方式不同， 前者在 輸入信號的控制下改變狀態(tài)， 而后者卻在同一時鐘脈沖控制下改變狀態(tài)。 這一差別導(dǎo)致了脈 沖異步時序電路和同步時序電路在分析和設(shè)計方法上都有若干差別。 26若激勵狀態(tài)與二次狀態(tài)不相同，則電路處于非穩(wěn)定狀態(tài)。 27. 因?yàn)?X 補(bǔ) =x .x x x ，要 X 0 時，必須 x =0，此時由于 X=(1/2)x +(1/4)x +(1/8)x ， 0 1 2 3 0 1 2 2 故：

42、 1. 要 X 1/8 時， x0， x1， x2， x3 應(yīng)滿足 : x 0 =0, 且 x1 x2 =1, 即 x1， x2 至少有一個為 1; 2. 要 1/8X1/2 ， x0， x1， x2， x3 應(yīng)滿足 : x 0 x1=0，且 x2x3=1; 3. 要 X 0 時，必須 x0 =1 ，注意到負(fù)數(shù)補(bǔ)碼的數(shù)值位是原碼取反加 1，故可得： 要使 X9992 9 ，所以表示一個最大 3 位十進(jìn)制數(shù) 2 (1)FABAC (2) FABC 3見答表： 輸入 輸出 輸入 輸出 DCBA Y3 Y2 Y1 Y0 DCBA Y3 Y2 Y1 Y0 4 解： F1 AC ABC m0 m2 m3

43、 F2 AB ABC m0 m1 m7 F3 AC AB m4 m5 m7 邏輯電路如下： T4138 0 & Y F1 A A 2 1 Y Y2 B A 1 Y3 & F2 Y 4 C A 0 5 Y & 6 F3 Y 3 2 S1 7 S Y S 0 1 5解： Q 0 Q1 2 Q3 Q QA QB QC QD Cr CP CPU QCC “ 1” CPD T4193 QCB A B CDLD & 0 0 1 0 初始狀態(tài) 6解：（ 1）該電路是一個Mealy 型脈沖異步時序邏輯電路 （ 2）該電路的狀態(tài)表如下所示： 現(xiàn)態(tài) 狀態(tài)/輸出 Z Q2 Q 1 x=1 0 0 01/0 0 1

44、11/0 1 0 10/0 1 1 00/1 （3）該電路是一個三進(jìn)制計數(shù)器，電路中有一個多余狀態(tài)10，且存在“掛起”現(xiàn) 象 7解，通過卡諾圖化簡，得到給定函數(shù)的最簡“與或”表達(dá)式 F(A,B,C)ABBCABC 合并上式中頭部相同的“與”項，得到表達(dá)式： F(A ,B,C)BACAC B 選擇替代尾部因子ABC ，得到表達(dá)式： F(A , B,C)BABCAC ABC 用與非門實(shí)現(xiàn)該函數(shù)表達(dá)式的邏輯電路圖如下： & A B&F C & 8解：根據(jù)圖可知，P1，P2， P3， P4 的邏輯函數(shù)表達(dá)式如下 P1 ABC P2 AP1 AABC P3 B P1 B ABC P4 C P1 C AB

45、C 所以輸出F 的邏輯表達(dá)式為： F P2 P3 P4 A ABC B ABC C ABC ABC (A B C) ABCABC ABCABC 9 解： (1) Z AC AD BCD 真值表如下： A B C D F 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 01010 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 通過的方案有7 種。 (2) A 的權(quán)力最大。 10. 解：功能表如下。 R S Q 0 0 不確定 0 1 0 1 0 1 1 1 保持不變 _ _ 11. F ABD _ _ 12. F ACBC 13. 十進(jìn)制計數(shù)器（異步清零） 14. Y ABCBD 15. 解 : FACABCACDCD A(CBC)C( ADD) A(CB)(CC)C( AD)(DD) ACABACCD A(