基于FPGA數(shù)字頻率計(jì)的設(shè)計(jì)

1、摘摘 要要 數(shù)字頻率計(jì)是電子測(cè)量與儀表技術(shù)最基礎(chǔ)的電子儀表之一，也是計(jì)算機(jī)、 通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。 本文主要介紹一種以 FPGA(Field Programmable Gate Array)為核心，基于 硬件描述語(yǔ)言 VHDL 的數(shù)字頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)。并在 EDA(電子設(shè)計(jì)自動(dòng)化)工具 的幫助下，用大規(guī)?？删幊踢壿嬈骷?FPGA/CPLD)實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及 相關(guān)程序。特點(diǎn)是：無(wú)論底層還是頂層文件均用 VHDL 語(yǔ)言編寫，避免了用電路 圖形式設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象；改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè) 計(jì)方法，整個(gè)頻率計(jì)設(shè)計(jì)在一塊 FPGA/CPLD

2、芯片上，與用其他方法做成的頻率 計(jì)相比，體積更小，性能更可靠。 關(guān)鍵詞關(guān)鍵詞：FPGA 頻率計(jì) 電子設(shè)計(jì)自動(dòng)化 目目 錄錄 摘摘 要要.I 目目 錄錄.II 第一章第一章 緒論緒論.1 1.1 課題研究背景.1 1.2 研究目的和意義.1 第二章第二章 系統(tǒng)方案的設(shè)計(jì)系統(tǒng)方案的設(shè)計(jì).2 2.1 問題引入.2 2.2 設(shè)計(jì)目的.2 2.3 設(shè)計(jì)內(nèi)容.2 2.3.1 數(shù)字頻率計(jì)的基本原理.2 2.3.2 實(shí)際電路.2 第三章第三章 系統(tǒng)硬件電路的設(shè)計(jì)系統(tǒng)硬件電路的設(shè)計(jì).5 3.1 設(shè)計(jì)要求.5 3.1.1 所需儀器儀表.5 3.2 系統(tǒng)框圖.5 3.2.1 電源與整流穩(wěn)壓電路.5 3.2.2 全波

3、整流與波形整形電路.5 3.2.3 分頻器.6 3.2.4 信號(hào)放大、波形整形電路.6 3.2.5 控制門.7 3.2.6 計(jì)數(shù)器.7 3.2.7 鎖存器.7 3.2.8 顯示譯碼器與數(shù)碼管.7 第四章第四章 軟件設(shè)計(jì)軟件設(shè)計(jì).8 4.1 設(shè)計(jì)要求.8 4.2 模塊及模塊的功能.8 第五章第五章 基于基于 FPGA 數(shù)字頻率計(jì)的設(shè)計(jì)與仿真數(shù)字頻率計(jì)的設(shè)計(jì)與仿真.14 5.1 同步測(cè)周期頻率計(jì)的原理.14 5.2 數(shù)字頻率計(jì)的 VHDL 實(shí)現(xiàn) .14 5.3 頻率計(jì)的仿真驗(yàn)證.15 第六章第六章 總結(jié)與展望總結(jié)與展望.16 致致 謝謝.17 參考文獻(xiàn)參考文獻(xiàn).18 第一章第一章 緒論緒論 1.1

4、1.1 課題研究背景課題研究背景 數(shù)字頻率計(jì)是一種基礎(chǔ)測(cè)量?jī)x器，到目前為止已有 30 多年的歷史，早起設(shè) 計(jì)師們追求的目標(biāo)主要是擴(kuò)展測(cè)量范圍，再加上提高測(cè)量的精度、穩(wěn)定度等， 這些也是人們衡量數(shù)字頻率計(jì)的技術(shù)水平，決定數(shù)字頻率計(jì)價(jià)格高低的主要依 據(jù)。目前這些基本技術(shù)日益完善，成熟。應(yīng)用現(xiàn)代技術(shù)可以輕松的將數(shù)字頻率 計(jì)的測(cè)頻上限擴(kuò)展到微波頻段。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表、計(jì)算機(jī)、 天線電廣播通訊設(shè)備、工藝工程自動(dòng)化裝置。多種儀表儀器與家庭電器等許多 電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。集成數(shù)字頻率計(jì)由于所用 元件投資體積小、功耗低，且可靠性高，功能強(qiáng)，易于設(shè)計(jì)和研發(fā)，使得它具 有技

5、術(shù)上的實(shí)用性和應(yīng)用的廣泛性。 而從民族產(chǎn)業(yè)上來說，我們?cè)谶@種產(chǎn)業(yè)中還落后于西方發(fā)達(dá)國(guó)家，這將會(huì) 關(guān)系到民族產(chǎn)業(yè)的興衰。所以我們必須很重視當(dāng)前的情況。學(xué)習(xí)發(fā)達(dá)國(guó)家的先 進(jìn)技術(shù)以發(fā)展本國(guó)的產(chǎn)業(yè)。 1.21.2 研究目的和意義研究目的和意義 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè) 量?jī)x器。隨著人們文化生活水平的提高，加上現(xiàn)在中國(guó)國(guó)力的上升，人民在不 斷的追求高質(zhì)量生活的同時(shí)大都在密切的關(guān)注著我們的民族產(chǎn)業(yè)的發(fā)展前景。 而頻率計(jì)的發(fā)在雖是一個(gè)極小部分但也可以反映出我國(guó)民族產(chǎn)業(yè)發(fā)展的現(xiàn)狀。 我國(guó)在很多的方面都已不是過去那個(gè)很貧窮落后的國(guó)家，但是關(guān)系著我們國(guó)計(jì) 民生的民族產(chǎn)業(yè)的發(fā)

6、展卻是不盡人意，不能不成為今天令人注目的焦點(diǎn)。 本論文主要講述了使用 FPGA 實(shí)現(xiàn)的數(shù)字頻率計(jì)，它采用 VHDL 語(yǔ)言編程， 用 MaxplusII 集成開發(fā)環(huán)境進(jìn)行波形仿真，編譯，并下載到 FPGA 中。正是因?yàn)?數(shù)字頻率計(jì)的應(yīng)用是如此的廣泛，才使得它的作用是如此的重要，所以更應(yīng)該 去關(guān)注和研究。 第二章第二章 系統(tǒng)方案的設(shè)計(jì)系統(tǒng)方案的設(shè)計(jì) 2.12.1 問題引入問題引入 在許多情況下，要對(duì)信號(hào)的頻率進(jìn)行測(cè)量，利用示波器可以粗略測(cè)量被測(cè) 信號(hào)的頻率，精確測(cè)量則要用到數(shù)字頻率計(jì)。 2.22.2 設(shè)計(jì)目的設(shè)計(jì)目的 本設(shè)計(jì)與制作項(xiàng)目可以進(jìn)一步加深我們對(duì)數(shù)字電路應(yīng)用技術(shù)方面的了解與 認(rèn)識(shí)，進(jìn)一步熟

7、悉數(shù)字電路系統(tǒng)設(shè)計(jì)、制作與調(diào)試的方法和步驟。 2.32.3 設(shè)計(jì)內(nèi)容設(shè)計(jì)內(nèi)容 .1 數(shù)字頻率計(jì)的基本原理數(shù)字頻率計(jì)的基本原理 數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間（ 1S ） 內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的 1S 時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)， 并將計(jì)數(shù)結(jié)果顯示出來，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得 相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí) 別的脈沖信號(hào)，然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算 后顯示出來。這就是數(shù)字頻率計(jì)的基本原理。 .2 實(shí)際電路實(shí)際電路 對(duì) 100Hz 全波

8、整流輸出信號(hào)的分頻采用 7 位二進(jìn)制計(jì)數(shù)器 74HC4024 組成 100 進(jìn)制計(jì)數(shù)器來實(shí)現(xiàn)。計(jì)數(shù)脈沖下降沿有效。在 74HC4024 的 Q7 、 Q6 、 Q3 端通過與門加入反饋清零信號(hào)，當(dāng)計(jì)數(shù)器輸出為二進(jìn)制數(shù) （十進(jìn)制數(shù)為 100 ）時(shí)，計(jì)數(shù)器異步清零。 實(shí)現(xiàn) 100 進(jìn)制計(jì)數(shù)。為了獲得穩(wěn)定的分頻輸出，清零信號(hào)與輸入脈沖 “與”后再清零，使分頻輸出脈沖在計(jì)數(shù)脈沖為低電平時(shí)保持一段時(shí)間（ 10mS ）為高電平。 圖 4 數(shù)字頻率計(jì)電路圖 電路中采用雙 JK 觸發(fā)器 74HC109 中的一個(gè)觸發(fā)器組成 觸發(fā)器，它 將分頻輸出脈沖整形為脈寬為 1S 、周期為 2S 的方波。從觸發(fā)器 Q 端輸

9、出 的信號(hào)加至控制門，確保計(jì)數(shù)器只在 1S 的時(shí)間內(nèi)計(jì)數(shù)。從觸發(fā)器 端輸出 的信號(hào)作為數(shù)據(jù)寄存器的鎖存信號(hào)。 被測(cè)信號(hào)通過 741 組成的運(yùn)算放大器放大 20 倍后送施密特觸發(fā)器整形， 得到能被計(jì)數(shù)器有效識(shí)別的矩形波輸出，通過由 74HC11 組成的控制門送計(jì) 數(shù)器計(jì)數(shù)。為了防止輸入信號(hào)太強(qiáng)損壞集成運(yùn)放，可以在運(yùn)放的輸入端并接兩 個(gè)保護(hù)二極管。 頻率計(jì)數(shù)器由兩塊雙十進(jìn)制計(jì)數(shù)器 74HC4511 組成，最大計(jì)數(shù)值為 9999Hz 。 由于計(jì)數(shù)器受控制門控制，每次計(jì)數(shù)只在 JK 觸發(fā)器 Q 端為高電平時(shí)進(jìn)行。當(dāng) JK 觸發(fā)器 Q 端跳變至低電平時(shí)，端的由低電平向高電平跳變，此時(shí)， 8D 鎖 存器

10、74HC374 （上升沿有效）將計(jì)數(shù)器的輸出數(shù)據(jù)鎖存起來送顯示譯碼器。計(jì) 數(shù)結(jié)果被鎖存以后，即可對(duì)計(jì)數(shù)器清零。由于 74HC4518 為異步高電平清零， 所以將 JK 觸發(fā)器的 同 100Hz 脈沖信號(hào)“與”后的輸出信號(hào)作為計(jì)數(shù)器的 清零脈沖。由此保證清零是在數(shù)據(jù)被有效鎖存一段時(shí)間（ 10mS ）以后再進(jìn)行。 第三章第三章 系統(tǒng)硬件電路的設(shè)計(jì)系統(tǒng)硬件電路的設(shè)計(jì) 3.13.1 設(shè)計(jì)要求設(shè)計(jì)要求 設(shè)計(jì)并制作出一種數(shù)字頻率計(jì)，其技術(shù)指標(biāo)如下： （1）頻率測(cè)量范圍： 10 9999Hz 。 （2）輸入電壓幅度 300mV 。 （3）輸入信號(hào)波形：任意周期信號(hào)。 （4）顯示位數(shù)： 4 位。 （5）電源：

11、 220V 、 50Hz 3.1.1 所需儀器儀表所需儀器儀表 示波器、音頻信號(hào)發(fā)生器、邏輯筆、萬(wàn)用表、數(shù)字集成電路測(cè)試儀、直流 穩(wěn)壓電源。 3.23.2 系統(tǒng)框圖系統(tǒng)框圖 從數(shù)字頻率計(jì)的基本原理出發(fā)，根據(jù)設(shè)計(jì)要求，得到如圖 8.3 所示的電 路框圖。 下面介紹框圖中各部分的功能及實(shí)現(xiàn)方法 .1 電源與整流穩(wěn)壓電路電源與整流穩(wěn)壓電路 框圖中的電源采用 50Hz 的交流市電。市電被降壓、整流、穩(wěn)壓后為整 個(gè)系統(tǒng)提供直流電源。系統(tǒng)對(duì)電源的要求不高，可以采用串聯(lián)式穩(wěn)壓電源電路 來實(shí)現(xiàn)。 .2 全波整流與波形整形電路全波整流與波形整形電路 本頻率計(jì)采用市電頻率作為標(biāo)準(zhǔn)頻

12、率，以獲得穩(wěn)定的基準(zhǔn)時(shí)間。按國(guó)家標(biāo) 準(zhǔn)，市電的頻率漂移不能超過 0.5Hz ，即在 1 的范圍內(nèi)。用它作普通頻率 計(jì)的基準(zhǔn)信號(hào)完全能滿足系統(tǒng)的要求。全波整流電路首先對(duì) 50Hz 交流市電 進(jìn)行全波整流，得到如圖 1 所示 100Hz 圖 1 數(shù)字頻率計(jì)框圖 的全波整流波形。波形整形電路對(duì) 100Hz 信號(hào)進(jìn)行整形，使之成為如圖 2 所 示 100Hz 的矩形波。 圖 2 全波整流與波形整形電路的輸出波形 波形整形可以采用過零觸發(fā)電路將全波整流波形變?yōu)榫匦尾?，也可采用?密特觸發(fā)器進(jìn)行整形。 .3 分頻器分頻器 分頻器的作用是為了獲得 1S 的標(biāo)準(zhǔn)時(shí)間。電路首先對(duì)圖 1 所示的

13、100Hz 信號(hào)進(jìn)行 100 分頻得到如圖 2（ a ）所示周期為 1S 的脈沖信號(hào)。然 后再進(jìn)行二分頻得到如圖 8.5 （ b ）所示占空比為 50 脈沖寬度為 1S 的 方波信號(hào)，由此獲得測(cè)量頻率的基準(zhǔn)時(shí)間。利用此信號(hào)去打開與關(guān)閉控制門， 可以獲得在 1S 時(shí)間內(nèi)通過控制門的被測(cè)脈沖的數(shù)目。 分頻器可以采用第 5 章介紹過的方法，由計(jì)數(shù)器通過計(jì)數(shù)獲得。二分頻 可以采用 觸發(fā)器來實(shí)現(xiàn)。 .4 信號(hào)放大、波形整形電路信號(hào)放大、波形整形電路 為了能測(cè)量不同電平值與波形的周期信號(hào)的頻率，必須對(duì)被測(cè)信號(hào)進(jìn)行放 大與整形處理， 圖 3 分頻器的輸出波形 使之成為能被計(jì)數(shù)器有效識(shí)別的脈沖

14、信號(hào)。信號(hào)放大與波形整形電路的作 用即在于此。信號(hào)放大可以采用一般的運(yùn)算放大電路，波形整形可以采用施密 特觸發(fā)器。 .5 控制門控制門 控制門用于控制輸入脈沖是否送計(jì)數(shù)器計(jì)數(shù)。它的一個(gè)輸入端接標(biāo)準(zhǔn)秒信 號(hào)，一個(gè)輸入端接被測(cè)脈沖。控制門可以用與門或或門來實(shí)現(xiàn)。當(dāng)采用與門時(shí)， 秒信號(hào)為正時(shí)進(jìn)行計(jì)數(shù)，當(dāng)采用或門時(shí)，秒信號(hào)為負(fù)時(shí)進(jìn)行計(jì)數(shù)。 .6 計(jì)數(shù)器計(jì)數(shù)器 計(jì)數(shù)器的作用是對(duì)輸入脈沖計(jì)數(shù)。根據(jù)設(shè)計(jì)要求，最高測(cè)量頻率為 9999Hz ，應(yīng)采用 4 位十進(jìn)制計(jì)數(shù)器?？梢赃x用現(xiàn)成的 10 進(jìn)制集成計(jì)數(shù)器。 .7 鎖存器鎖存器 在確定的時(shí)間（ 1S ）內(nèi)計(jì)數(shù)器的

15、計(jì)數(shù)結(jié)果（被測(cè)信號(hào)頻率）必須經(jīng)鎖定 后才能獲得穩(wěn)定的顯示值。鎖存器的作用是通過觸發(fā)脈沖控制，將測(cè)得的數(shù)據(jù) 寄存起來，送顯示譯碼器。鎖存器可以采用一般的 8 位并行輸入寄存器，為 使數(shù)據(jù)穩(wěn)定，最好采用邊沿觸發(fā)方式的器件。 .8 顯示譯碼器與數(shù)碼管顯示譯碼器與數(shù)碼管 顯示譯碼器的作用是把用 BCD 碼表示的 10 進(jìn)制數(shù)轉(zhuǎn)換成能驅(qū)動(dòng)數(shù)碼管 正常顯示的段信號(hào)，以獲得數(shù)字顯示。 選用顯示譯碼器時(shí)其輸出方式必須與數(shù)碼管匹配。 第四章第四章 軟件設(shè)計(jì)軟件設(shè)計(jì) 4.14.1 設(shè)計(jì)要求設(shè)計(jì)要求 頻率計(jì)共分四檔： 一檔： 0 9999Hz ； 二檔： 10 99.99KHz ； 三檔： 100.

16、0 999.9KHz ； 四檔： 1.000 9.999MHz ； 在此頻率計(jì)的換檔程序設(shè)計(jì)中，突破了以往常用的改變閘門時(shí)間的方法，使自 動(dòng)換檔的實(shí)現(xiàn)簡(jiǎn)單可靠。 總體框圖如圖 1 所示 4.24.2 模塊及模塊的功能模塊及模塊的功能 （1）模塊 FEN 見圖 1.1 ，通過對(duì) 4MHz 時(shí)鐘進(jìn)行分頻以獲得 0.5 Hz 時(shí)鐘， 為核心模塊 CORNA 提供 1 的閘門時(shí)間。 library ieee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; arch

17、itecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to ; variable x:std_logic; variable x:std_logic; begin if clkevent and clk=1then if cnt then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if; q=x; end process; end fen_arc; （2）模塊 SEL 見圖 1.2，該模塊產(chǎn)生數(shù)碼管的片選信號(hào)。 library ieee; use

18、 ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port(clk:in std_logic; sel:out std_logic_vector(2 downto 0); end sel; architecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clkevent and clk=1then cnt:=cnt+1; end if; sel=cnt; end

19、 process; end sel_arc; （3）核心模塊 CORNA 見圖 1.3，該模塊是整個(gè)程序的核心，它能在 1 的 閘門時(shí)間里完成對(duì)被測(cè)信號(hào)頻率計(jì)數(shù)的功能，并通過選擇輸出數(shù)據(jù)實(shí)現(xiàn)自動(dòng)換 檔的功能。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); e

20、nd corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector(3 downto 0); variable x:std_logic; begin if sigevent and sig=1then if door=1then if c01001then c0:=c0+1; else c0:=0000; if c11001then c1:=c1+1; else c1:=0000; if c21001then c2:=c2+1; el

21、se c2:=0000; if c31001then c3:=c3+1; else c3:=0000; if c41001then c4:=c4+1; else c4:=0000; if c51001then c5:=c5+1; else c5:=0000; if c61001then c6:=c6+1; else c6:=0000; alm=1; end if; end if; end if; end if; end if; end if; end if; else if clr=0then alm=0; end if; c6:=0000; c5:=0000; c4:=0000; c3:=0

22、000; c2:=0000; c1:=0000; c0:=0000; end if; if c6/=0000then q3=c6; q2=c5; q1=c4; q0=c3; dang=0100; elsif c5/=0000then q3=c5; q2=c4; q1=c3; q0=c2; dang=0011; elsif c4/=0000then q3=c4; q2=c3; q1=c2; q0=c1; dang=0010; elsif c3/=0000then q3=c3; q2=c2; q1=c1; q0=c0; dang=0001; end if; end if; end process;

23、 end corn_arc; （4）模塊 LOCK 見圖 1.4，該模塊實(shí)現(xiàn)鎖存器的功能,在信號(hào) L 的下降沿到來 時(shí)將信號(hào) A4、A3、A2、A1 鎖存。 library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); end lock; architecture lock_arc of lock is be

24、gin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if levent and l=0then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4=t4; q3=t3; q2=t2; q1=t1; q0qqqqqqqqqqqqqqqqq=; end case; end process; end disp_arc; 第五章第五章 基于基于 FPGAFPGA 數(shù)字頻率計(jì)的設(shè)計(jì)與仿真數(shù)字頻率計(jì)的設(shè)計(jì)與仿真 5.1 同步測(cè)周期頻率計(jì)的原理同步測(cè)周期頻率計(jì)的

25、原理 頻率信號(hào)的一個(gè)周期為時(shí)限進(jìn)行脈沖計(jì)數(shù)傳統(tǒng)的測(cè)周期計(jì)數(shù)器采用門控計(jì) 數(shù)器來實(shí)現(xiàn)，即采用一個(gè)同被測(cè)頻率信號(hào)周期寬度相同的門控脈沖來控制計(jì)數(shù) 器的計(jì)停其缺點(diǎn)在于無(wú)法實(shí)現(xiàn)對(duì)被測(cè)在數(shù)字頻率計(jì)中，測(cè)周期計(jì)數(shù)器是主要的 電路，其功能是：使用標(biāo)準(zhǔn)時(shí)鐘以被測(cè)信號(hào)的連續(xù)測(cè)周期計(jì)數(shù) 本文設(shè)計(jì)的同 步測(cè)周期計(jì)數(shù)器假設(shè)其計(jì)數(shù)時(shí)鐘為 clk0， 頻率為 f0；被測(cè)信號(hào)為 clkx，頻率為 fx采用一個(gè) D 觸發(fā)器對(duì)輸入的被測(cè)信號(hào) clkx 進(jìn)行同步。在 clk0 的上升沿到來 之前，如果 clkx 出現(xiàn)了上升跳變，則 le 信號(hào)變?yōu)楦唠娖?，?jì)數(shù)器 ct 的重載信號(hào) 和鎖存器 cout 的使能信號(hào)有效當(dāng) clk0 的

26、上升沿到來時(shí)，計(jì)數(shù)器的計(jì)數(shù)值鎖存， 同時(shí)計(jì)數(shù)器重載為 1，重新開始計(jì)數(shù) le 變?yōu)榈碗娖接?jì)數(shù)器在其他時(shí)間里進(jìn)行 加 1 計(jì)數(shù)，鎖存器的值則保持不變?cè)摐y(cè)周期計(jì)數(shù)器能在 clkx 的每個(gè)上升沿之 后輸出計(jì)數(shù)值，實(shí)現(xiàn)了對(duì)被測(cè)信號(hào)進(jìn)行測(cè)周期計(jì)數(shù)，并始終輸出其最新一個(gè)周 期的計(jì)數(shù)值，cint 端輸出一個(gè) clk0 周期寬度的高脈沖，用于指示新的計(jì)數(shù)值鎖 存。 5.25.2 數(shù)字頻率計(jì)的數(shù)字頻率計(jì)的 VHDLVHDL 實(shí)現(xiàn)實(shí)現(xiàn) 同步測(cè)周期計(jì)數(shù)器的 VHDL 描述如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigne

27、d.all; use ieee.std_logic_arith.all; entity freq_count is -實(shí)體定義 port( reset: in std_logic; clk0 : in std_logic; clkx : in std_logic; cint : out std_logic; cout : out std_logic_vector(23 downto 0); end entity freq_count; architecture ar of freq_count is signal s0 : std_logic; signal ct : std_logic_ve

28、ctor(23 downto 0); begin p0: process(reset clk0) -計(jì)數(shù)器進(jìn)程 begin if reset=0 then s0=0; cint=1; cout=conv_std_logic_vector(0 24); else if clk0event and clk0=1 then s0=clkx; if s0=0 and clkx=1 then cout=ct; cint=0; ct=conv_std_logic_vector(1 24); else cint=1; ct=ct+1; end if; end if; end if; end process

29、p0; end ar; 此外，為了使頻率計(jì)的設(shè)計(jì)更加靈活，頻率計(jì)中分頻器的分頻系數(shù)也可改為由 外部輸入。在頻率計(jì)運(yùn)行期間，由外部控制器設(shè)置不同的分頻系數(shù) CO，這樣可 實(shí)現(xiàn)更寬范圍的頻率測(cè)量。 5.35.3 頻率計(jì)的仿真驗(yàn)證頻率計(jì)的仿真驗(yàn)證 此頻率計(jì)的 VHDL 設(shè)計(jì)在 Altera 公司的 Quartus II 開發(fā)平臺(tái)下進(jìn)行了編譯和 仿真，它是在 clk0 輸入 10 MHz 方波，clkx 輸入周期為 156ms(頻率為 6.41KHz) 方波，分頻系數(shù) C0 取 15000 時(shí)的仿真波形。 第六章第六章 總結(jié)與展望總結(jié)與展望 通過這次實(shí)踐，我了解了 FPGA 數(shù)字頻率計(jì)的用途及工作原理

30、，熟悉了 FPGA 數(shù)字頻率計(jì)的設(shè)計(jì)步驟，鍛煉了電子設(shè)計(jì)實(shí)踐能力，培養(yǎng)了自己獨(dú)立設(shè)計(jì) 能力。此次畢業(yè)設(shè)計(jì)是對(duì)我專業(yè)知識(shí)和專業(yè)基礎(chǔ)知識(shí)一次實(shí)際檢驗(yàn)和鞏固，同 時(shí)也是走向工作崗位前的一次熱身。 畢業(yè)設(shè)計(jì)收獲很多，比如學(xué)會(huì)了查找相關(guān)資料相關(guān)標(biāo)準(zhǔn)，分析數(shù)據(jù)，提高 了自己的設(shè)計(jì)及動(dòng)手能力，懂得了許多經(jīng)驗(yàn)的獲得是前人不懈努力的結(jié)果。同 時(shí)，仍有很多課題需要后輩去努力去完善。 但是畢業(yè)設(shè)計(jì)也暴露出自己專業(yè)基礎(chǔ)的很多不足之處。比如缺乏綜合應(yīng)用 專業(yè)知識(shí)的能力，對(duì)材料的不了解，等等。這次實(shí)踐是對(duì)自己大學(xué)三年所學(xué)的 一次大檢閱，使我明白自己知識(shí)還很淺薄，雖然馬上要畢業(yè)了，但是自己的求 學(xué)之路還很長(zhǎng)，以后更應(yīng)該在工

31、作中學(xué)習(xí)，努力使自己成為一個(gè)對(duì)社會(huì)有所貢 獻(xiàn)的人 致致 謝謝 在論文完成之際，我首先向關(guān)心幫助和指導(dǎo)我的指導(dǎo)老師許金星表示衷心 的感謝并致以崇高的敬意！ 在論文工作中，我遇到了很多問題，論文的格式，專業(yè)的知識(shí)部分，一直 得到許金星老師的親切關(guān)懷和悉心指導(dǎo)，老師淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、 求實(shí)的工作作風(fēng)一直感染著我，他敏捷專業(yè)的思維給我留下了深刻的印象，我 將終生難忘，再一次向許金星老師表示衷心的感謝，感謝他為學(xué)生營(yíng)造的濃郁 學(xué)術(shù)氛圍，以及學(xué)習(xí)、生活上的無(wú)私幫助! 值此論文完成之際，謹(jǐn)向許金星老 師致以最崇高的謝意! 光陰似箭，默然回首，在學(xué)校的學(xué)習(xí)生活即將結(jié)束，回顧兩年多來的學(xué)習(xí) 經(jīng)歷，面對(duì)現(xiàn)在的收獲，我感到無(wú)限欣慰。為此，我向熱心幫助過我的所有老 師和同學(xué)表示由衷的感謝! 在我即將完成學(xué)業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評(píng)閱論文和參加答辯的各位專家、教授! 參考文獻(xiàn)參考文獻(xiàn) 1 單片機(jī)原理及接口技術(shù) ，徐煜明等，電子工業(yè)出版社，2005 年 1 月 2 單片機(jī)高級(jí)教程 ，何立民，北京航空航天大學(xué)出版，2007 年 1 月 3 VISUAL C+.NET 應(yīng)用編程實(shí)例進(jìn)階 ，陳憲，中國(guó)鐵道出版社，2003-02 4潘松,黃繼業(yè).EDA 技術(shù)實(shí)用教程(第 2 版)M.北京