K12第5章中央處理器2

1、第5章 中央處理器（CPU）1第5章 中央處理器（CPU）5.1 控制器的基本概念5.2 時序系統(tǒng)與控制方式5.3 指令的執(zhí)行過程5.4 微程序控制原理5.5 微程序設(shè)計舉例5.6 硬布線控制器5.7 流水線處理技術(shù)第5章 中央處理器（CPU）25.5 微程序設(shè)計舉例5.5.1 系統(tǒng)構(gòu)成5.5.2 微指令格式5.5.3 微程序流程第5章 中央處理器（CPU）35.5.1 系統(tǒng)構(gòu)成第5章 中央處理器（CPU）4第5章 中央處理器（CPU）5第5章 中央處理器（CPU）6n選用了4片Am2901芯片實現(xiàn)的接收內(nèi)部總線IB送來的16位數(shù)據(jù)運算結(jié)果送到地址寄存器AR經(jīng)過2個8位的開關(guān)門電路送到內(nèi)部中線

2、IB運算結(jié)果的狀態(tài)信息送到標(biāo)志寄存器FLAG，F(xiàn)LAG的輸出可以經(jīng)過一個8位的開關(guān)門送到內(nèi)部總線IB。1）運算器第5章 中央處理器（CPU）7第5章 中央處理器（CPU）8n微程序的和組合邏輯的兩種控制器主要線路都集中到一片高集成度MACH器件中實現(xiàn)。n在MACH芯片之外，有一片Am2910芯片作為微程序定序器的， 2片8位的寄存器用作指令寄存器IR。n指令寄存器接收從內(nèi)存讀出并傳送到內(nèi)部總線IB的指令，其全部16位輸出送到MACH芯片的輸入引腳，其低8位內(nèi)容還要經(jīng)一個開關(guān)門送到內(nèi)部總線IB。n微指令字中的32位微命令和組合邏輯控制器的32位控制信號完全相同。2）控制器第5章 中央處理器（CP

3、U）9第5章 中央處理器（CPU）10n2片8KB的EEPROM芯片58C65組成8KW ROM區(qū)，地址范圍： 01FFFH，固化監(jiān)控程序n 2片2KB的SRAM芯片6116 組成2KW RAM區(qū)，地址范圍： 2000H27FFH ，保存用戶程序和用戶數(shù)據(jù)，其高端的一些單元作為監(jiān)控程序的數(shù)據(jù)區(qū)n用于完成擴展內(nèi)存實驗的第二組ROM區(qū)，地址范圍由用戶選擇。n2路串行接口（INTEL 8251），以支持接入PC機作為教學(xué)計算機的仿真終端完成輸入輸出操作；第一個串口的端口地址分配為80h/81h，第二個串口的端口地址可以由用戶選擇。作為擴展實驗內(nèi)容，也可以通過在一個40芯的器件插座上插上其他標(biāo)準(zhǔn)接口線

4、路（例如INTEL的8255、8253等）并適當(dāng)接線，完成常用接口線路的輸入輸出操作。3）主存及I/O接口第5章 中央處理器（CPU）11第5章 中央處理器（CPU）125.5.2 微指令格式微指令字長48位：順序控制字段16位、操作控制字段32位。B47B46B45B44B43B42B41B408位下址字段B39B38B37B36B35B34B33B32Am2910命令碼CI3-CI0SCC給出2910的/CC的選擇碼第5章 中央處理器（CPU）13B31B30B29B28B27B26B25B24 MRWI2 I1 I0I8I7B23B22B21B20B19B18B17B16I6I5 I4

5、I3B口地址B15B14B13B12B11B10B9B8A口地址SSTB7B6B5B4B3B2B1B0SSHSCI DC1DC2第5章 中央處理器（CPU）142910的/CC的選擇碼第5章 中央處理器（CPU）15存儲器和I/O接口控制A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位機短接16位機斷開A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDGND2 21 24 25 31019 22 23 182 21 24 2

6、5 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0

7、BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/RTOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/INTR/DI/INTN/EI32113141545671211123456

8、1514131211109712456151413121110971514131211109715141312111097123456123456Q3Q2Q1Q0P3P2P1P0CLKLoadCLRTPVCCGNDVCCR1outR1inT1outT1inR2inT2outT2inR2out串口213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDDC/CSRESETWRDC/CLKTxC RxCRxD.153.6KHz1.8432MHz1.8432MHz/WR/RDCSCTSRTS/RESET13102120925172381 28 27193

9、1112A0IRH0MicroPMACH_8251/CSI/O地址譯碼器808FD7D0RDRESETWRCLKTxC RxCTxDRxDA0P1P0INTE/INT/INTR/INTN/EI/DICK1RESETIBH3IBH2/GIRDC23S2 R2S1 R1S0 R0CK1IBHIBLD7 D0Q7 Q0用于置中斷向量的3 排插針Q7 Q0D7 D4P1P0GNDD3D0串口11718192011178110111519172342 34 56 7中斷源2中斷源1中斷源0DBHABH、ABL內(nèi)存地址譯碼器20003FFF內(nèi)存地址譯碼器00002FFF18 17 14 13 8 7 4

10、319 16 15 129 6 5 219 16 15 129 6 5 218 17 14 138743DC3 139DC4 138DC5 138A11ROML 28C64ExtROML 28C64RAML 6116ROMH 28C64272027202118272027202118ExtROMH 28C64RAMH 6116DC1 138DC2 138MAX202161COM2 8251COM1 8251INTP GALINTS GALINTVTH 374INTVTL 37456910圖3-6 存儲器、接口、中斷線路邏輯圖111496311072/OE11CLKCLK/OE1111CKCK/

11、INTVL/INTVH第5章 中央處理器（CPU）16ALU完成功能需要的控制信號n數(shù)據(jù)來源（ I2 I1 I0 ）n功能代碼（ I5 I4 I3 ）n結(jié)果去向（ I8 I7 I6 ）nA口地址nB口地址n最低位進位控制信號（SCi）n狀態(tài)寄存器接收信號（SST）n移位控制信號（SSH）第5章 中央處理器（CPU）170,1,RAM0Q0,RAM15 16位的位的 運算器運算器16 位機的運算器的完整組成位機的運算器的完整組成 四位標(biāo)志位四位標(biāo)志位GAL1右移輸入信號右移輸入信號GAL3 SST左移輸入信號左移輸入信號GAL3 最低位進位最低位進位 GAL3CZVSCyF=0OVRF15來自內(nèi)

12、部總線來自內(nèi)部總線 IBSSHSSHSCi運算功能碼運算功能碼右移控制右移控制左移控制左移控制RAM15Q15RAM0Q00CQ15/F150CCyRAM001C/C方波方波Y150D150B口口A口口 I8I0Cin第5章 中央處理器（CPU）18第5章 中央處理器（CPU）19ALU可完成的功能nADD R0, R1; nSUB R0, R1? nINC R0 ?nMOV R1, 1 ; ADD R0, R1nDEC R0 ?nADC R0 ?nSBB R0, R1R0+/R1+1(C)R0+0+1(C)R0+/0+0(C)R0+R1+0(C)R0+0+ CR0+/R1+C第5章 中央處理

13、器（CPU）20ALU最低位進位信號最低位進位信號最低位進位最低位進位Cin 控制碼控制碼SCI 應(yīng)用場合舉例應(yīng)用場合舉例 0 00 ADD DEC 1 01 SUB INC C 10 ADC SBB 最低位進位信號由最低位進位信號由 SCi 編碼決定編碼決定第5章 中央處理器（CPU）21DC1、DC2字段A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位機短接16位機斷開A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDG

14、ND2 21 24 25 31019 22 23 182 21 24 25 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG1

15、2AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/RTOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/IN

16、TR/DI/INTN/EI321131415456712111234561514131211109712456151413121110971514131211109715141312111097123456123456Q3Q2Q1Q0P3P2P1P0CLKLoadCLRTPVCCGNDVCCR1outR1inT1outT1inR2inT2outT2inR2out串口213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDDC/CSRESETWRDC/CLKTxC RxCRxD.153.6KHz1.8432MHz1.8432MHz/WR/RDCSCT

17、SRTS/RESET13102120925172381 28 271931112A0IRH0MicroPMACH_8251/CSI/O地址譯碼器808FD7D0RDRESETWRCLKTxC RxCTxDRxDA0P1P0INTE/INT/INTR/INTN/EI/DICK1RESETIBH3IBH2/GIRDC23S2 R2S1 R1S0 R0CK1IBHIBLD7 D0Q7 Q0用于置中斷向量的3 排插針Q7 Q0D7 D4P1 P0 GNDD3D0串口11718192011178110111519172342 34 56 7中斷源2中斷源1中斷源0DBHABH、 ABL內(nèi)存地址譯碼器20

18、003FFF內(nèi)存地址譯碼器00002FFF18 17 14 13 8 7 4 319 16 15 129 6 5 219 16 15 129 6 5 218 17 14 13874 3DC3 139DC4 138DC5 138A11ROML 28C64ExtROML 28C64RAML 6116ROMH 28C64272027202118272027202118ExtROMH 28C64RAMH 6116DC1 138DC2 138MAX202161COM2 8251COM1 8251INTP GALINTS GALINTVTH 374INTVTL 37456910圖3-6 存儲器、接口、中斷

19、線路邏輯圖111496311072/OE11CLKCLK/OE1111CKCK/INTVL/INTVH第5章 中央處理器（CPU）225.5.3 微程序流程1）基本指令第5章 中央處理器（CPU）232）擴展指令第5章 中央處理器（CPU）245.6 硬布線控制器5.6.1 硬布線控制器與微程序控制器的比較5.6.2 硬布線控制器設(shè)計步驟第5章 中央處理器（CPU）25n共同點基本功能都是依據(jù)當(dāng)前正在執(zhí)行的指令和它所處的執(zhí)行步驟，形成并提供處在這一時刻整機各部件所需要的控制信號。組成部分都有程序計數(shù)器PC，指令寄存器IR，時序電路。都分成幾個執(zhí)行步驟完成每一條指令的具體功能。5.6.1 硬布線

20、控制器與微程序控制器的比較第5章 中央處理器（CPU）26n不同點指令執(zhí)行步驟的控制方法不同硬布線控制器是用節(jié)拍發(fā)生器指明指令執(zhí)行步驟（機器周期、節(jié)拍、工作脈沖）微程序控制器是通過微指令地址的銜接區(qū)分指令執(zhí)行步驟（微周期）提供微操作控制信號的方案不同硬布線控制器是用組合邏輯門電路直接提供控制計算機各功能部件協(xié)同運行所需的控制信號微程序控制器控制信號是以微程序的方式存放在控制存儲器中， 控制信號從控制存儲器中讀出，并經(jīng)過一個微指令寄存器送到被控制部件。第5章 中央處理器（CPU）27硬布線控制器微程序控制器結(jié)構(gòu)不規(guī)整、設(shè)計與實現(xiàn)復(fù)雜結(jié)構(gòu)規(guī)整、設(shè)計與實現(xiàn)簡單不易修改和擴充可修改性，易于實現(xiàn)系列產(chǎn)品

21、運行速度快運行速度慢特點比較第5章 中央處理器（CPU）285.6.2 硬布線控制器設(shè)計步驟1）時序系統(tǒng)2）擬定指令流程（以機器周期為線索、以指令為線索）3）列出微操作時間表(電位型微命令、脈沖型微命令）4）綜合分析，歸納出產(chǎn)生每個微命令的條件，寫出每個微命令的邏輯表達(dá)式，并進行化簡。5）實現(xiàn)電路第5章 中央處理器（CPU）295.7 流水線處理技術(shù)n對于指令的執(zhí)行，CPU可有三種控制方式：順序方式、重疊方式及流水線方式。5.7.1 重疊控制和先行控制5.7.2 流水線工作原理第5章 中央處理器（CPU）305.7.1 重疊控制和先行控制1）順序執(zhí)行和重疊控制（1）順序執(zhí)行n順序執(zhí)行方式是指各

22、指令間順序串行執(zhí)行，執(zhí)行完第k條指令后，方可取出第k+1條指令分析、執(zhí)行。nT=3nt，T=（t取指+t分析+t執(zhí)行）取指K分析K執(zhí)行K取指K+1分析K+1執(zhí)行K+1第5章 中央處理器（CPU）31（2）重疊控制一次重疊n一次重疊執(zhí)行方式是把執(zhí)行第k條指令與取第k+1條指令同時進行。n T=（2*n+1）t 取指K分析K執(zhí)行K取指K+1分析K+1執(zhí)行K+1取指K+2分析K+2執(zhí)行K+2第5章 中央處理器（CPU）32二次重疊n二次重疊執(zhí)行方式是把取第k+1條指令提前到與分析第k條指令同時進行，分析第k+1條指令與執(zhí)行第k條指令同時進行。nT=（n+2）t取指K分析K執(zhí)行K取指K+1分析K+1執(zhí)

23、行K+1取指K+2分析K+2執(zhí)行K+2第5章 中央處理器（CPU）33n二次重疊執(zhí)行方式必須有獨立的取指部件、指令分析部件和指令執(zhí)行部件。n解決訪問內(nèi)存沖突一般采用三種方法：設(shè)置彼此獨立編址的指令存儲器和數(shù)據(jù)存儲器，并規(guī)定執(zhí)行指令的結(jié)果只寫到通用寄存器。采用多體交叉存儲結(jié)構(gòu)，一個讀周期同時可以訪問多個存儲單元。采用先行控制技術(shù)，進行指令預(yù)取。第5章 中央處理器（CPU）342）先行控制n在CPU內(nèi)部設(shè)置指令隊列緩沖器及相應(yīng)的預(yù)取指令計數(shù)器、隊列控制邏輯等，就可以預(yù)先將內(nèi)存中的指令取到隊列緩沖器中，這樣“取指k+1”只需將第k+1條指令由指令隊列緩沖器取到指令分析部件，無需訪問內(nèi)存。n指令預(yù)取得

24、以實現(xiàn)的原因是指令的執(zhí)行階段比分析階段運行使用的時間長，在執(zhí)行k和分析k+1同時進行時，當(dāng)k+1已分析完成，k執(zhí)行還未完成，此時若存儲器空閑，就可進行指令的預(yù)取。第5章 中央處理器（CPU）35n在先行控制下的一次重疊執(zhí)行方式是把一條指令的執(zhí)行過程分為“分析”和“執(zhí)行”二個子過程。nT=t分析1+MAXt分析i +t執(zhí)行i-1+t執(zhí)行n （i=2n）執(zhí)行K分析K+1分析K執(zhí)行K+1分析K+2執(zhí)行K+2t1t2第5章 中央處理器（CPU）36n使各階段的專用控制部件不間斷的工作。T=t分析1+t執(zhí)行i （i=1n）執(zhí)行K分析K+1分析K執(zhí)行K+1分析K+2執(zhí)行K+2分析K+2第5章 中央處理器（

25、CPU）375.7.2 流水線工作原理1）流水線概念n流水線技術(shù)是將一個重復(fù)的處理過程分解為m個復(fù)雜程度大致相同，處理時間大致相同的子過程，每一個子過程由一個獨立的功能部件完成。處理對象在實現(xiàn)各子過程的功能部件連成的通路上連續(xù)流動，在同一時間，m個部件同時進行不同的操作完成對不同的指令或數(shù)據(jù)，不同子過程的處理。這種并行處理是通過各功能部件在時間上的重疊實現(xiàn)的。第5章 中央處理器（CPU）38n流水線方式與順序工作方式相比，硬件設(shè)備增加量少，只是將完成各子過程的功能部件分開，但效率卻相當(dāng)于m套順序處理設(shè)備的并行工作結(jié)果。第5章 中央處理器（CPU）39n如果將一條指令的執(zhí)行過程分解為取指令、指令

26、譯碼、取操作數(shù)和執(zhí)行四個子過程，每一過程對應(yīng)的部件的輸出端皆有一個鎖存器，使對應(yīng)的四個部件相互獨立工作。n設(shè)各部件的執(zhí)行時間分別為t1、t2、t3、t4，且t1=t2=t3=t4=t，則執(zhí)行指令的速度是順序執(zhí)行的4倍。第5章 中央處理器（CPU）40時空圖若部件并行工作，可采用時空圖描述。橫坐標(biāo)表示時間，也就是輸入到流水線中各個任務(wù)在流水線中所經(jīng)過的時間，當(dāng)各任務(wù)執(zhí)行時間都相等時，橫坐標(biāo)被分割成相等長度的時間段縱坐標(biāo)表示空間，也就是流水線的各個子過程(也稱為功能段)。第5章 中央處理器（CPU）412）流水線分類（1）按照流水線使用的級別分類n一個計算機系統(tǒng)可以在不同的并行等級上采用流水線技術(shù)

27、 功能部件級 (運算操作流水線)指令級 (指令流水線)處理器級-又稱為宏流水線，是指程序步驟的并行。第5章 中央處理器（CPU）42指令流水線是一種將每條指令分解為多個子過程，并讓各子過程操作重疊，從而實現(xiàn)n條指令并行處理的技術(shù)。例如：80486CPU PF預(yù)取級D1譯碼級D2譯碼級EX執(zhí)行級WB寫回級第5章 中央處理器（CPU）43運算操作流水線在指令流水線的每一個部件內(nèi)部還可以采用流水線來實現(xiàn)。例如：浮點加法器流水線第5章 中央處理器（CPU）44（2）按照功能分類n單功能流水線:只能完成一種固定的功能。實現(xiàn)多種不同功能，可采用多條單功能流水線。 n多功能流水線多功能流水線是指流水線的各段

28、可以進行不同的連接，在不同時間內(nèi)或在同一時間內(nèi)，通過不同連接方式實現(xiàn)不同的功能。第5章 中央處理器（CPU）45（3）按工作方式分類n靜態(tài)流水線在某一時刻，只允許一個功能通過流水線單功能流水線一定是靜態(tài)流水線靜態(tài)多功能流水線從一種功能方式變?yōu)榱硪环N，需要先排空流水線。n動態(tài)流水線允許幾個功能同時通過流水線。動態(tài)流水線一定是多功能流水線。第5章 中央處理器（CPU）46（4）按流水線結(jié)構(gòu)分類n線性流水線設(shè)過程T被分成m個子過程，可表達(dá)為：T=T1，T2，Tm，各子過程之間有一定的優(yōu)先關(guān)系：若ij，則必須在Ti完成以后，Tj才能開始執(zhí)行。具有這樣線性優(yōu)先關(guān)系的流水線稱為線性流水線。n非線性流水線除

29、有串行連接的通路外，還有反饋回路，某些功能段要反復(fù)多次使用。第5章 中央處理器（CPU）473）衡量流水線性能的主要參數(shù)吞吐率、加速比、效率 （1）吞吐率TPn吞吐率是指單位時間內(nèi)流水線所完成的任務(wù)數(shù)量或輸出的結(jié)果數(shù)量。 n： 任務(wù)數(shù) Tn：完成n個任務(wù)所需的時間。第5章 中央處理器（CPU）48n若流水線包括m個子過程，其中第i個子過程流過對應(yīng)功能部件的時間為ti實際吞吐率最大吞吐率1第5章 中央處理器（CPU）49n當(dāng)流水線中各功能段的執(zhí)行時間不完全相等時，吞吐率主要是由流水線中執(zhí)行時間最長的那個功能段來決定，這個功能段就成了整個流水線的“瓶頸”。n解決瓶頸問題：采取將“瓶頸”部分再細(xì)分重復(fù)設(shè)置瓶頸段，使多個瓶頸段并行工作第5章 中央處理器（CPU）50n設(shè)流水線中各功能段的執(zhí)行時間相等皆為t最大吞吐率TPmax=1/t實際吞吐率TP=n / mt+（n-1）t = TPmax / 1 + （m 1）/ n 第5章 中央處理器（CPU）51（2）加速比Sn加速比是指順序方式完成n個任務(wù)所需的時間與采用流水方式后完成n個任務(wù)所需的時間之比。n設(shè)流水線包括m個子過程，且各子過程的執(zhí)行時間相等，皆為t，則：S 順序