第5章 組合邏輯電路設(shè)計(jì)

1、半導(dǎo)體集成電路基礎(chǔ)半導(dǎo)體集成電路基礎(chǔ)第第5 5章章 組合組合邏輯電路設(shè)計(jì)邏輯電路設(shè)計(jì)合肥工業(yè)大學(xué)合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院電子科學(xué)與應(yīng)用物理學(xué)院CMOS組合邏輯門的設(shè)計(jì). 2本章重點(diǎn)本章重點(diǎn)深入討論深入討論CMOS邏輯系列邏輯系列靜態(tài)和動(dòng)態(tài)、傳輸晶體管、無(wú)比和有靜態(tài)和動(dòng)態(tài)、傳輸晶體管、無(wú)比和有比邏輯比邏輯優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性低功耗高性能的電路設(shè)計(jì)技術(shù)低功耗高性能的電路設(shè)計(jì)技術(shù)CMOS組合邏輯門的設(shè)計(jì). 35.1.1 5.1.1 引言引言組合電路組合電路(非再生電路非再生電路)的特點(diǎn)的特點(diǎn)時(shí)序電路時(shí)序電路(再生電路再生電路)的特點(diǎn)的特點(diǎn)

2、評(píng)價(jià)一個(gè)邏輯門的設(shè)計(jì)指標(biāo)評(píng)價(jià)一個(gè)邏輯門的設(shè)計(jì)指標(biāo)不同的應(yīng)用會(huì)有不同的重點(diǎn)指標(biāo)不同的應(yīng)用會(huì)有不同的重點(diǎn)指標(biāo)Output = f(In) Output = f(In, Previous In)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)(a)組合電路組合電路 (b)(b)時(shí)序電路時(shí)序電路CMOS組合邏輯門的設(shè)計(jì). 45.1.2 5.1.2 靜態(tài)靜態(tài)CMOSCMOS設(shè)計(jì)設(shè)計(jì)靜態(tài)靜態(tài)CMOS 每一時(shí)刻每個(gè)門的輸出通過(guò)一個(gè)低阻路徑連到每一時(shí)刻每個(gè)門的輸出通過(guò)一個(gè)低阻路徑連到VDD或或VSS上上同時(shí)在任何時(shí)候該門的

3、輸出即為該電路實(shí)現(xiàn)的布爾函數(shù)值同時(shí)在任何時(shí)候該門的輸出即為該電路實(shí)現(xiàn)的布爾函數(shù)值動(dòng)態(tài)動(dòng)態(tài)CMOS 把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)的電容上把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)的電容上所形成的門比較簡(jiǎn)單且比較快速所形成的門比較簡(jiǎn)單且比較快速對(duì)噪聲敏感程度增加對(duì)噪聲敏感程度增加本節(jié)討論的靜態(tài)電路類型的設(shè)計(jì)：本節(jié)討論的靜態(tài)電路類型的設(shè)計(jì)：互補(bǔ)互補(bǔ)CMOS有比邏輯有比邏輯(偽偽NMOS和和DCVSL)傳輸管邏輯傳輸管邏輯CMOS組合邏輯門的設(shè)計(jì). 55.1.3 5.1.3 互補(bǔ)互補(bǔ)CMOSCMOS概念：概念：靜態(tài)靜態(tài)CMOS門是上拉網(wǎng)絡(luò)門是上拉網(wǎng)絡(luò)(PUN)和下拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)(PDN)的組合的組合PUN

4、和和PDN網(wǎng)絡(luò)是以相互排斥的方式構(gòu)成的網(wǎng)絡(luò)是以相互排斥的方式構(gòu)成的在穩(wěn)定狀態(tài)時(shí)輸出節(jié)點(diǎn)總是一個(gè)低阻節(jié)點(diǎn)在穩(wěn)定狀態(tài)時(shí)輸出節(jié)點(diǎn)總是一個(gè)低阻節(jié)點(diǎn)VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDN由由PMOS管構(gòu)成管構(gòu)成上拉網(wǎng)絡(luò)：每當(dāng)上拉網(wǎng)絡(luò)：每當(dāng)F(In1,In2,InN) = 1時(shí)，它時(shí)，它將提供一條在輸出和將提供一條在輸出和VDD之間的通路之間的通路 由由NMOS管構(gòu)成管構(gòu)成下拉網(wǎng)絡(luò)：每當(dāng)下拉網(wǎng)絡(luò)：每當(dāng)F(In1,In2,InN) = 0時(shí)，它時(shí)，它將提供一條在輸出和將提供一條在輸出和GND之間的通路之間的通路CMOS組合邏輯門的設(shè)計(jì). 6 在構(gòu)成在構(gòu)成PUN和和

5、PDN網(wǎng)絡(luò)時(shí)應(yīng)當(dāng)記住以下幾點(diǎn)：網(wǎng)絡(luò)時(shí)應(yīng)當(dāng)記住以下幾點(diǎn)：晶體管可以看成是由其柵信號(hào)控制的開關(guān)晶體管可以看成是由其柵信號(hào)控制的開關(guān)PDN由由NMOS器件構(gòu)成，而器件構(gòu)成，而PUN由由PMOS器件構(gòu)成。理由是器件構(gòu)成。理由是NMOS管產(chǎn)生管產(chǎn)生“強(qiáng)零強(qiáng)零”而而PMOS管產(chǎn)生管產(chǎn)生“強(qiáng)強(qiáng)1”(b) (b) 利用利用NMOSNMOS和和PMOSPMOS開關(guān)上拉一個(gè)節(jié)點(diǎn)開關(guān)上拉一個(gè)節(jié)點(diǎn)VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGS(a) (a) 利用利用NMOSNMOS和和PMOSPMOS開關(guān)下拉一個(gè)節(jié)點(diǎn)開關(guān)下拉

6、一個(gè)節(jié)點(diǎn)CMOS組合邏輯門的設(shè)計(jì). 7NMOS邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)AND操作，并聯(lián)器件實(shí)現(xiàn)操作，并聯(lián)器件實(shí)現(xiàn)OR操作操作 PMOS邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)NOR操作，并聯(lián)器件實(shí)現(xiàn)操作，并聯(lián)器件實(shí)現(xiàn)NAND操作操作PUN和和PDN 是對(duì)偶網(wǎng)絡(luò)是對(duì)偶網(wǎng)絡(luò)互補(bǔ)門在本質(zhì)上是反相的互補(bǔ)門在本質(zhì)上是反相的 (NAND, NOR, XNOR)實(shí)現(xiàn)一個(gè)具有實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門所需要的晶體管數(shù)目為個(gè)輸入的邏輯門所需要的晶體管數(shù)目為2N(a) (a) 串聯(lián)串聯(lián) (b) (b) 并聯(lián)并聯(lián)ABBA ABBA CMOS組合邏輯門的設(shè)計(jì). 8例例5.1 5.1 兩輸入兩

7、輸入NANDNAND門門ABABABF001011101110ABVDDBACMOS組合邏輯門的設(shè)計(jì). 9例例5.2 CMOS5.2 CMOS復(fù)合門的綜合復(fù)合門的綜合DABC)CB(ADF DABCVDDCMOS組合邏輯門的設(shè)計(jì). 10互補(bǔ)互補(bǔ)CMOSCMOS門的靜態(tài)特性門的靜態(tài)特性ABABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS1DDSSBAF 0.5 m/0.25 m NMOS0.75 m /0.25 m PMOSweakerPUN0123012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1代表很強(qiáng)的上拉；和

8、的代表很強(qiáng)的上拉；和的PUN較弱較弱 和之間的差別主要來(lái)自于內(nèi)部節(jié)點(diǎn)和之間的差別主要來(lái)自于內(nèi)部節(jié)點(diǎn)int的狀態(tài)的狀態(tài)DC電壓傳輸特性與數(shù)據(jù)輸入模式有關(guān)電壓傳輸特性與數(shù)據(jù)輸入模式有關(guān)噪聲容限與輸入模式有關(guān)噪聲容限與輸入模式有關(guān)(例題例題5.2)合肥工業(yè)大學(xué)應(yīng)用物理系CMOS組合邏輯門的設(shè)計(jì). 11互補(bǔ)互補(bǔ)CMOSCMOS門的傳播延時(shí)門的傳播延時(shí)傳播延時(shí)也取決于輸入模式傳播延時(shí)也取決于輸入模式由低到高的翻轉(zhuǎn)由低到高的翻轉(zhuǎn)2個(gè)個(gè)P管都導(dǎo)通，延時(shí)為管都導(dǎo)通，延時(shí)為 0.69 (Rp/2) CL只有只有1個(gè)個(gè)P管導(dǎo)通，延時(shí)為管導(dǎo)通，延時(shí)為 0.69 Rp CL由高到低的翻轉(zhuǎn)由高到低的翻轉(zhuǎn)2個(gè)個(gè)N管都導(dǎo)通

9、，延時(shí)為管都導(dǎo)通，延時(shí)為 0.69 (2Rn) CL增加串聯(lián)的器件會(huì)使電路變慢，因而器件增加串聯(lián)的器件會(huì)使電路變慢，因而器件必須設(shè)計(jì)得較寬以避免性能下降必須設(shè)計(jì)得較寬以避免性能下降1.對(duì)于對(duì)于NAND門，門，NMOS器件設(shè)計(jì)成器件設(shè)計(jì)成2倍寬，倍寬，PMOS器件不變器件不變CLARnRpRpBRnCintBA圖圖5.8 5.8 兩輸入兩輸入NANDNAND門的等效門的等效RCRC模型模型CMOS組合邏輯門的設(shè)計(jì). 12例例5.3 5.3 延時(shí)取決于輸入模式延時(shí)取決于輸入模式A=B=10A=1, B=10A=10, B=1time, psecVoltage, V輸入數(shù)據(jù)模式輸入數(shù)據(jù)模式延時(shí)延時(shí)(

10、ps)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=1572輸入輸入NAND門門NMOS = 0.5 m/0.25 mPMOS = 0.75 m/0.25 mCL = 10 fF估計(jì)延時(shí)可以是相當(dāng)復(fù)雜的，它需要仔細(xì)考慮內(nèi)部節(jié)點(diǎn)的電容以及數(shù)估計(jì)延時(shí)可以是相當(dāng)復(fù)雜的，它需要仔細(xì)考慮內(nèi)部節(jié)點(diǎn)的電容以及數(shù)據(jù)模式據(jù)模式CMOS組合邏輯門的設(shè)計(jì). 13思考題思考題5.1 5.1 確定互補(bǔ)確定互補(bǔ)CMOSCMOS門中晶體管的尺寸門中晶體管的尺寸DABDAB12222244661212 CBADOUT CCCMOS組合邏輯門的設(shè)計(jì). 14

11、確定確定NAND和和NOR門中晶體管的尺寸門中晶體管的尺寸CLBRnARpBRpARnCintBRpARpARnBRnCLCint22111122利用利用NAND實(shí)現(xiàn)比用實(shí)現(xiàn)比用NOR實(shí)現(xiàn)更好實(shí)現(xiàn)更好CMOS組合邏輯門的設(shè)計(jì). 15假設(shè)所有的假設(shè)所有的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)扇入的考慮扇入的考慮CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布分布RC模型模型(Elmore延時(shí)延時(shí))tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R

12、3+R4) CL)注意：注意：M1的電阻出現(xiàn)在所有項(xiàng)中，這使該器的電阻出現(xiàn)在所有項(xiàng)中，這使該器件試圖最小化延時(shí)的時(shí)候顯得尤為重要件試圖最小化延時(shí)的時(shí)候顯得尤為重要CMOS組合邏輯門的設(shè)計(jì). 16例例5.4 5.4 一個(gè)四輸入互補(bǔ)一個(gè)四輸入互補(bǔ)CMOS NANDCMOS NAND門門手工分析的目的不是要提供傳播延時(shí)完全精確的預(yù)測(cè)，而是要給出手工分析的目的不是要提供傳播延時(shí)完全精確的預(yù)測(cè)，而是要給出一個(gè)什么因素會(huì)影響延時(shí)的直觀認(rèn)識(shí)并幫助初步確定晶體管的尺寸一個(gè)什么因素會(huì)影響延時(shí)的直觀認(rèn)識(shí)并幫助初步確定晶體管的尺寸VDDGND in1 in2 in3 in4OutCMOS組合邏輯門的設(shè)計(jì). 17注意

13、：應(yīng)該避免扇入大于或等于注意：應(yīng)該避免扇入大于或等于4扇入的平方扇入的平方函數(shù)函數(shù)扇入的線性扇入的線性函數(shù)函數(shù)t tp p與扇入的關(guān)系與扇入的關(guān)系互補(bǔ)互補(bǔ)CMOS的缺點(diǎn)的缺點(diǎn)晶體管數(shù)目為晶體管數(shù)目為2N，明顯增加了它的實(shí)現(xiàn)面積，明顯增加了它的實(shí)現(xiàn)面積互補(bǔ)互補(bǔ)CMOS門的傳播延時(shí)隨扇入數(shù)迅速增加門的傳播延時(shí)隨扇入數(shù)迅速增加一個(gè)門的無(wú)負(fù)載本征延時(shí)在最壞情況下是扇入數(shù)的二次函數(shù)一個(gè)門的無(wú)負(fù)載本征延時(shí)在最壞情況下是扇入數(shù)的二次函數(shù)tpHLtpLHCMOS組合邏輯門的設(shè)計(jì). 18大扇入時(shí)的設(shè)計(jì)技術(shù)大扇入時(shí)的設(shè)計(jì)技術(shù)調(diào)整晶體管尺寸調(diào)整晶體管尺寸當(dāng)心當(dāng)心“自載效應(yīng)自載效應(yīng)”只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起

14、作用只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起作用逐級(jí)加大晶體管尺寸逐級(jí)加大晶體管尺寸降低了起主要作用的電阻，同時(shí)使得電容的增加保持在一定的范降低了起主要作用的電阻，同時(shí)使得電容的增加保持在一定的范圍內(nèi)圍內(nèi)缺點(diǎn)：版圖復(fù)雜缺點(diǎn)：版圖復(fù)雜InNCLC3C2C1In1In2In3M1M2M3MN分布分布RC線線M1 M2 M3 MN(最靠近輸出的晶體管尺寸最小最靠近輸出的晶體管尺寸最小)CMOS組合邏輯門的設(shè)計(jì). 19重新安排輸入重新安排輸入關(guān)鍵信號(hào)和關(guān)鍵路徑的概念關(guān)鍵信號(hào)和關(guān)鍵路徑的概念把關(guān)鍵路徑上的晶體管靠近門的輸出端可以提高速度把關(guān)鍵路徑上的晶體管靠近門的輸出端可以提高速度C2C1In1In2In3M

15、1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical path10111101chargedchargedchargedchargeddischargeddischarged延時(shí)取決于延時(shí)取決于C CL L, C, C1 1和和C C2 2放電放電所需要的時(shí)間所需要的時(shí)間延時(shí)取決于延時(shí)取決于C CL L放電所需要的放電所需要的時(shí)間時(shí)間CMOS組合邏輯門的設(shè)計(jì). 20重組邏輯結(jié)構(gòu)重組邏輯結(jié)構(gòu)可能降低對(duì)扇入的要求，從而減少門的延時(shí)可能降低對(duì)扇入的要求，從而減少門的延時(shí)CMOS組合邏輯門的設(shè)計(jì). 21組合電路中的性能優(yōu)化組合電路中的性能優(yōu)化回顧：考慮性能

16、反相器尺寸的確定回顧：考慮性能反相器尺寸的確定對(duì)于一個(gè)驅(qū)動(dòng)負(fù)載對(duì)于一個(gè)驅(qū)動(dòng)負(fù)載CL的反相器鏈，它的最優(yōu)扇出為的反相器鏈，它的最優(yōu)扇出為f(CL/Cin)1/NN是反相器鏈的級(jí)數(shù)，是反相器鏈的級(jí)數(shù)，Cin是該鏈中第一個(gè)門的扇入電容是該鏈中第一個(gè)門的扇入電容反相器的基本延時(shí)公式：反相器的基本延時(shí)公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )把前面的方法延伸來(lái)解決復(fù)雜邏輯電路把前面的方法延伸來(lái)解決復(fù)雜邏輯電路復(fù)合門的基本延時(shí)公式：復(fù)合門的基本延時(shí)公式： tp = tp0 ( p+gf/ )f為等效扇出，又稱為電氣努力為等效扇出，又稱為電氣努力p為該復(fù)合門和簡(jiǎn)單

17、反相器的本征延時(shí)的比為該復(fù)合門和簡(jiǎn)單反相器的本征延時(shí)的比g稱為邏輯努力，表示一個(gè)門與一個(gè)反相器提供相同的輸出電流稱為邏輯努力，表示一個(gè)門與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)出的輸入電容比反相器大多少時(shí)它所表現(xiàn)出的輸入電容比反相器大多少CMOS組合邏輯門的設(shè)計(jì). 22例例5.5 5.5 復(fù)合門的邏輯努力復(fù)合門的邏輯努力gNAND=4/3，gNOR5/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA21Cg=3Cunit ABA BA CMOS組合邏輯門的設(shè)計(jì). 2301234567012345直線的斜率就是該門的邏輯努力直線的斜率就是該門的邏輯努力它與縱軸的交點(diǎn)就是

18、本征延時(shí)它與縱軸的交點(diǎn)就是本征延時(shí)可以通過(guò)調(diào)整等效扇出可以通過(guò)調(diào)整等效扇出(調(diào)整晶體調(diào)整晶體管尺寸管尺寸)或通過(guò)選擇具有不同邏輯或通過(guò)選擇具有不同邏輯努力的邏輯門來(lái)調(diào)整延時(shí)努力的邏輯門來(lái)調(diào)整延時(shí)門努力門努力: h = fg歸一化的延時(shí)歸一化的延時(shí)扇出扇出 fNAND2: g=4/3, p = 2INV: g=1, p=1延時(shí)與扇出的關(guān)系延時(shí)與扇出的關(guān)系CMOS組合邏輯門的設(shè)計(jì). 24一條通過(guò)組合邏輯塊的路徑的總延時(shí)：一條通過(guò)組合邏輯塊的路徑的總延時(shí)：運(yùn)用第五章對(duì)反相器采用的類似步驟來(lái)決定這條路徑的最小延時(shí)運(yùn)用第五章對(duì)反相器采用的類似步驟來(lái)決定這條路徑的最小延時(shí)這條路徑的最小延時(shí)決定這條路徑的最

19、小延時(shí)決定每一級(jí)應(yīng)當(dāng)具有相同的門努力每一級(jí)應(yīng)當(dāng)具有相同的門努力f1g1 f2g2 fNgN N1jjjj p0 N1jj p, pgfptt t 復(fù)合門的路徑延時(shí)復(fù)合門的路徑延時(shí)CMOS組合邏輯門的設(shè)計(jì). 25路徑邏輯努力路徑邏輯努力G = gi路徑的有效扇出路徑的有效扇出(電氣努力電氣努力)F = CL/Cg1分支努力分支努力，考慮電路內(nèi)部的邏輯扇出考慮電路內(nèi)部的邏輯扇出b = (Con-path + Coff-path)/Con-path路徑分支努力路徑分支努力B = biF = ( fi/bi ) = ( fi ) / B總路徑努力總路徑努力H = hi= gi fi = GFB使路徑延

20、時(shí)最小的門努力使路徑延時(shí)最小的門努力h = N H通過(guò)該路徑的最小延時(shí)通過(guò)該路徑的最小延時(shí)D = tp0 ( pj + N ( N H)/ )對(duì)于邏輯鏈中的第對(duì)于邏輯鏈中的第i個(gè)門，可以得到其尺寸，個(gè)門，可以得到其尺寸， 1i1jjji11 ibfgsg sCMOS組合邏輯門的設(shè)計(jì). 26例例5.6 5.6 確定組合邏輯延時(shí)最小時(shí)的尺寸確定組合邏輯延時(shí)最小時(shí)的尺寸等效扇出：等效扇出：F = CL/Cg1 = 5路徑邏輯努力：路徑邏輯努力：G = 1 x 5/3 x 5/3 x 1 = 25/9路徑分支努力：路徑分支努力：B = 1 (無(wú)分支無(wú)分支)總路徑努力：總路徑努力：H = GFB = 1

21、25/9, 于是最優(yōu)的每個(gè)門的努力于是最優(yōu)的每個(gè)門的努力h=4 H = 1.9根據(jù)門的類型，扇出系數(shù)：根據(jù)門的類型，扇出系數(shù)：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93門的尺寸：門的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.601abcCL5CMOS組合邏輯門的設(shè)計(jì). 27思考題思考題5.2 5.2 確定反相器電路的尺寸確定反相器電路的尺寸OutCL1 2 3CMOS組合邏輯門的設(shè)計(jì). 285.2 CMOS5.2 CMOS邏輯門中的功耗邏輯門中的功耗器件尺寸器件尺寸影響

22、實(shí)際電容影響實(shí)際電容輸入和輸出上升下降時(shí)間輸入和輸出上升下降時(shí)間決定了短路功耗決定了短路功耗器件閾值和溫度器件閾值和溫度影響漏電功耗影響漏電功耗開關(guān)活動(dòng)性開關(guān)活動(dòng)性靜態(tài)部分（只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)）靜態(tài)部分（只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)）邏輯功能邏輯功能信號(hào)統(tǒng)計(jì)特性信號(hào)統(tǒng)計(jì)特性動(dòng)態(tài)部分（電路時(shí)序特性引起的）動(dòng)態(tài)部分（電路時(shí)序特性引起的）動(dòng)態(tài)或虛假翻轉(zhuǎn)動(dòng)態(tài)或虛假翻轉(zhuǎn)降低開關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)降低開關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)邏輯重組、輸入排序、分時(shí)復(fù)用資源、通過(guò)均衡信號(hào)路徑來(lái)減少邏輯重組、輸入排序、分時(shí)復(fù)用資源、通過(guò)均衡信號(hào)路徑來(lái)減少毛刺毛刺CMOS組合邏輯門的設(shè)計(jì). 29靜態(tài)翻轉(zhuǎn)概率靜態(tài)翻轉(zhuǎn)概率01 = P

23、out=0 Pout=1 = P0 (1-P0)假設(shè)輸入是獨(dú)立的并均勻分布，任意假設(shè)輸入是獨(dú)立的并均勻分布，任意N個(gè)扇入的靜態(tài)門個(gè)扇入的靜態(tài)門計(jì)算兩輸入靜態(tài)計(jì)算兩輸入靜態(tài)NOR門的門的01 =3/16 NNNNNNNN20010102222 1 1、邏輯功能、邏輯功能思考題思考題5.3 N5.3 N個(gè)扇入的個(gè)扇入的XORXOR門門假設(shè)假設(shè)N個(gè)輸入的個(gè)輸入的XOR門的輸入互不相關(guān)且均勻分布，推導(dǎo)出開關(guān)活動(dòng)性門的輸入互不相關(guān)且均勻分布，推導(dǎo)出開關(guān)活動(dòng)性因子的表達(dá)式因子的表達(dá)式01 =1/4CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 30一個(gè)邏輯門的開關(guān)活動(dòng)性與輸入信號(hào)統(tǒng)

24、計(jì)特性密切相關(guān)一個(gè)邏輯門的開關(guān)活動(dòng)性與輸入信號(hào)統(tǒng)計(jì)特性密切相關(guān)令令Pa和和Pb 為輸入為輸入A和和B分別等于分別等于1的概率的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) 2 2、信號(hào)、信號(hào)統(tǒng)計(jì)特性統(tǒng)計(jì)特性CLABBAPaPb01 01CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 31思考題思考題5.4 5.4 靜態(tài)邏輯門的功耗靜態(tài)邏輯門的功耗對(duì)于基本邏輯門對(duì)于基本邏輯門(AND,OR,XOR)推導(dǎo)出推導(dǎo)出01的輸出翻轉(zhuǎn)概率。的輸出翻轉(zhuǎn)概率。For C: P01 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0

25、.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16P01 = Pout=0 Pout=1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5CMOS組合邏輯門的設(shè)計(jì). 32由于信號(hào)在空間和時(shí)間上都存在相關(guān)性，這一事實(shí)使開關(guān)活動(dòng)性

26、的估由于信號(hào)在空間和時(shí)間上都存在相關(guān)性，這一事實(shí)使開關(guān)活動(dòng)性的估計(jì)更為復(fù)雜計(jì)更為復(fù)雜必須考慮信號(hào)間的相關(guān)性必須考慮信號(hào)間的相關(guān)性p(Z=1) = p(B=1) & p(C=1|B=1)=03 3、信號(hào)間的相關(guān)性、信號(hào)間的相關(guān)性重新會(huì)聚的扇出重新會(huì)聚的扇出BAZC0.50.5CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 33起因：門之間的非零傳播延時(shí)起因：門之間的非零傳播延時(shí)概念：在一個(gè)時(shí)鐘周期內(nèi)一個(gè)節(jié)點(diǎn)在穩(wěn)定到正確的邏輯電平之前可概念：在一個(gè)時(shí)鐘周期內(nèi)一個(gè)節(jié)點(diǎn)在穩(wěn)定到正確的邏輯電平之前可以出現(xiàn)多次翻轉(zhuǎn)以出現(xiàn)多次翻轉(zhuǎn)4 4、動(dòng)態(tài)或虛假翻轉(zhuǎn)、動(dòng)態(tài)或虛假翻轉(zhuǎn)ABCXZ101

27、000Unit DelayABXZCCMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 34Out1 Out2 Out3 Out4 Out51圖圖5.22 NAND5.22 NAND門邏輯鏈中的毛刺門邏輯鏈中的毛刺毛刺構(gòu)成了功耗的很大一部分毛刺構(gòu)成了功耗的很大一部分CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 355.2.2 5.2.2 低功耗技術(shù)：降低開關(guān)活動(dòng)性低功耗技術(shù)：降低開關(guān)活動(dòng)性1 1、邏輯重組、邏輯重組l改變邏輯電路的拓?fù)浣Y(jié)構(gòu)可以降低它的功耗改變邏輯電路的拓?fù)浣Y(jié)構(gòu)可以降低它的功耗結(jié)論：對(duì)于隨機(jī)輸入，鏈形實(shí)現(xiàn)比樹形實(shí)現(xiàn)總體上具有較低的開關(guān)

28、活動(dòng)性結(jié)論：對(duì)于隨機(jī)輸入，鏈形實(shí)現(xiàn)比樹形實(shí)現(xiàn)總體上具有較低的開關(guān)活動(dòng)性（忽略毛刺）（忽略毛刺）ABCDFABCDO2FO1O2O10.50.53/160.50.50.50.50.50.57/6415/2563/163/1615/256AND: P01 = P0 P1 = (1 - PAPB) PAPBCMOS組合邏輯門的設(shè)計(jì). 362 2、輸入排序、輸入排序降低開關(guān)活動(dòng)降低開關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)性的設(shè)計(jì)技術(shù)ABCF0.50.20.1BCAXF0.20.10.5結(jié)論：推遲輸入具有較高翻轉(zhuǎn)率的信號(hào)結(jié)論：推遲輸入具有較高翻轉(zhuǎn)率的信號(hào) (即信號(hào)概率接近即信號(hào)概率接近0.5的信號(hào)的信號(hào))(1-0.5 0.

29、2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.0196CMOS組合邏輯門的設(shè)計(jì). 37降低開關(guān)活動(dòng)降低開關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)性的設(shè)計(jì)技術(shù)3 3、分時(shí)復(fù)用資源、分時(shí)復(fù)用資源A.A.并行數(shù)據(jù)傳送并行數(shù)據(jù)傳送 B.B.串聯(lián)數(shù)據(jù)傳送串聯(lián)數(shù)據(jù)傳送圖圖5.25 5.25 并行傳送及分時(shí)復(fù)用的數(shù)據(jù)總線并行傳送及分時(shí)復(fù)用的數(shù)據(jù)總線CtACtBC0101tAB結(jié)論：避免對(duì)具有獨(dú)特?cái)?shù)據(jù)特性的數(shù)據(jù)流采用分時(shí)復(fù)用結(jié)論：避免對(duì)具有獨(dú)特?cái)?shù)據(jù)特性的數(shù)據(jù)流采用分時(shí)復(fù)用CMOS組合邏輯門的設(shè)計(jì). 38降低開關(guān)活動(dòng)降低開關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)性的設(shè)計(jì)技術(shù)4 4、通過(guò)均衡信號(hào)路徑來(lái)減少毛刺、通過(guò)均衡信

30、號(hào)路徑來(lái)減少毛刺電路中產(chǎn)生毛刺主要是由于在電路中路徑長(zhǎng)度失配引起的電路中產(chǎn)生毛刺主要是由于在電路中路徑長(zhǎng)度失配引起的信號(hào)時(shí)序上的這一不失配一般都是由于相對(duì)于電路的原始輸入信號(hào)路信號(hào)時(shí)序上的這一不失配一般都是由于相對(duì)于電路的原始輸入信號(hào)路徑的長(zhǎng)度不同而引起的徑的長(zhǎng)度不同而引起的00102000112000A.A.對(duì)毛刺敏感的電路對(duì)毛刺敏感的電路 B.B.消除毛刺的電路消除毛刺的電路結(jié)論：使信號(hào)路徑長(zhǎng)度匹配可以減少毛刺結(jié)論：使信號(hào)路徑長(zhǎng)度匹配可以減少毛刺CMOS組合邏輯門的設(shè)計(jì). 39有比邏輯有比邏輯概念概念有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯

31、功能所需要的晶體管數(shù)目，但它經(jīng)常以它經(jīng)常以降低穩(wěn)定性降低穩(wěn)定性和和付出額外功耗付出額外功耗為代價(jià)為代價(jià)由一個(gè)實(shí)現(xiàn)邏輯功能的由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成In1In2PDNIn3FVDD負(fù)載負(fù)載In1In2PDNIn3FVDDPMOS負(fù)載負(fù)載A.A.一般情況一般情況 B.B.偽偽NMOSNMOSCMOS組合邏輯門的設(shè)計(jì). 40由于輸出端的電壓擺幅及門的總體功能取決于由于輸出端的電壓擺幅及門的總體功能取決于NMOS和和PMOS的尺的尺寸比，所以此電路稱為寸比，所以此電路稱為有比電路有比電路計(jì)算偽計(jì)算偽NMOS dc傳輸特性傳輸特性Vin

32、=VDD，通過(guò)驅(qū)動(dòng)器和，通過(guò)驅(qū)動(dòng)器和負(fù)載器件的電流相等負(fù)載器件的電流相等NMOS器件處于線性工作區(qū)，器件處于線性工作區(qū)，PMOS負(fù)載處于飽和狀態(tài)負(fù)載處于飽和狀態(tài)概念概念VDDFCL02222DSATpDSATpTpDDpOLOLTnDDnVVVVkVVVVkDSATpnnppTnDDnpDSATTpDDpOLVWWVVkVVVkV 面積和負(fù)載面積和負(fù)載 靜態(tài)功耗靜態(tài)功耗 CMOS組合邏輯門的設(shè)計(jì). 41例例5.7 5.7 偽偽NMOSNMOS反相器反相器考慮一個(gè)簡(jiǎn)單的偽考慮一個(gè)簡(jiǎn)單的偽NMOS反相器，反相器，NMOS的尺寸為的尺寸為0.5 m/0.25 m。我。我們研究縮小們研究縮小PMOS器

33、件尺寸的效果，以說(shuō)明其對(duì)各種參數(shù)的影響。器件尺寸的效果，以說(shuō)明其對(duì)各種參數(shù)的影響。一個(gè)較大的上拉器件不僅提高了性能，同時(shí)也由于增加了一個(gè)較大的上拉器件不僅提高了性能，同時(shí)也由于增加了VOL而使靜態(tài)而使靜態(tài)功耗增加和噪聲容限減小功耗增加和噪聲容限減小0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin VVout VW/Lp = 4W/Lp = 2W/Lp = 1W/Lp = 0.25W/Lp = 0.5CMOS組合邏輯門的設(shè)計(jì). 42思考題思考題5.5 5.5 偽偽NMOSNMOS中中NORNOR門和門和NANDNAND門的對(duì)比門的對(duì)比 若在若在NOR或或NAN

34、D邏輯之間做出選擇，在偽邏輯之間做出選擇，在偽NMOS中你傾向于用哪一中你傾向于用哪一種來(lái)實(shí)現(xiàn)種來(lái)實(shí)現(xiàn)。VDDFCLCLKCLKIn1In2In3In4OutCMOS組合邏輯門的設(shè)計(jì). 43如何建立一個(gè)更好的負(fù)載器件如何建立一個(gè)更好的負(fù)載器件差分串聯(lián)電壓開關(guān)邏輯差分串聯(lián)電壓開關(guān)邏輯(DCVSL)(DCVSL)差分邏輯：每一個(gè)輸入輸出都具有互補(bǔ)的形式差分邏輯：每一個(gè)輸入輸出都具有互補(bǔ)的形式正反饋機(jī)制：在不需要負(fù)載器件時(shí)將其關(guān)斷正反饋機(jī)制：在不需要負(fù)載器件時(shí)將其關(guān)斷In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1CMOS組合邏輯門

35、的設(shè)計(jì). 44OutOutBAABDCVSLDCVSL的例子的例子BBCMOS組合邏輯門的設(shè)計(jì). 45例例5.8 DCVSL5.8 DCVSL瞬態(tài)響應(yīng)瞬態(tài)響應(yīng)下圖是下圖是DCVSL的一個(gè)的一個(gè)AND/NAND門瞬態(tài)響應(yīng)的例子門瞬態(tài)響應(yīng)的例子00.20.40.60.81.0-0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4CMOS組合邏輯門的設(shè)計(jì). 46設(shè)計(jì)考慮：?jiǎn)味碎T與差分門設(shè)計(jì)考慮：?jiǎn)味碎T與差分門 差分門差分門 vs. vs. 單端門單端門優(yōu)點(diǎn)：優(yōu)點(diǎn)：使所需要的門的數(shù)目減少一半使所需要的門的數(shù)目減少一半避免了由于增

36、加反相器引起的時(shí)差問(wèn)題避免了由于增加反相器引起的時(shí)差問(wèn)題缺點(diǎn)：缺點(diǎn)：使需要布置的導(dǎo)線數(shù)量加倍使需要布置的導(dǎo)線數(shù)量加倍動(dòng)態(tài)功耗較高動(dòng)態(tài)功耗較高CMOS組合邏輯門的設(shè)計(jì). 475.2.3 5.2.3 傳輸管邏輯傳輸管邏輯傳輸管基本概念傳輸管基本概念通過(guò)允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮赐ㄟ^(guò)允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮?漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目管數(shù)目傳輸管實(shí)現(xiàn)的傳輸管實(shí)現(xiàn)的AND門門屬于靜態(tài)門：屬于靜態(tài)門： 在所有情況下，電源和地之間都存在一條低阻抗的在所有情況下，電源和地之間都存在一條低阻抗的通路通路 N個(gè)晶體管代替?zhèn)€晶體管代替2N個(gè)個(gè)(減少了器件的數(shù)目減少了器件的數(shù)目

37、) 沒有靜態(tài)功耗沒有靜態(tài)功耗 無(wú)比電路無(wú)比電路 雙向雙向 (vs. 單向單向)ABF0A0BFBBBA BA CMOS組合邏輯門的設(shè)計(jì). 48例例5.9 5.9 傳輸管電路的電壓擺幅傳輸管電路的電壓擺幅下圖的瞬態(tài)響應(yīng)表示一個(gè)下圖的瞬態(tài)響應(yīng)表示一個(gè)NMOS正在充電一個(gè)電容正在充電一個(gè)電容 體效應(yīng)體效應(yīng) x處存在很大的處存在很大的VSB 當(dāng)拉高的時(shí)候當(dāng)拉高的時(shí)候 (B 接接GND，S充電接近充電接近VDD)器件受體效應(yīng)的影響，情況更糟器件受體效應(yīng)的影響，情況更糟In = 0 VDDVDDxOut0.5/0.250.5/0.251.5/0.25DS B00.511.520.01.02.03.0 xO

38、utInVoltage (V)Time(ns) fxfTnDDxVVVV220CMOS組合邏輯門的設(shè)計(jì). 49傳輸管門不應(yīng)當(dāng)象左圖這么串聯(lián)傳輸管門不應(yīng)當(dāng)象左圖這么串聯(lián)右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限B = VDDOutM1yM2y = VDD - VTn1 - VTn2xM1B = VDDOutyM2y = VDD - VTn1C = VDDA = VDDC = VDDA = VDDx = VDD - VTn1GSGS串聯(lián)串聯(lián)NMOSNMOS的的PTPTCMOS組合邏輯門的設(shè)計(jì). 50例例5.10 5.10 傳輸管傳輸管ANDAND門的門的VTC

39、VTC傳輸管邏輯的傳輸管邏輯的VTC也與數(shù)據(jù)有關(guān)也與數(shù)據(jù)有關(guān)純傳輸管門是不能使信號(hào)再生的純傳輸管門是不能使信號(hào)再生的 在經(jīng)過(guò)許多連續(xù)的級(jí)后可以看到信號(hào)在經(jīng)過(guò)許多連續(xù)的級(jí)后可以看到信號(hào)逐漸減弱。逐漸減弱。(這可以通過(guò)間或插入一個(gè)這可以通過(guò)間或插入一個(gè)CMOS反相器來(lái)彌補(bǔ)反相器來(lái)彌補(bǔ))A0B0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD, A=0VDDA=VDD, B=0VDDA=B=0VDDVout, VVin, VBAFBCMOS組合邏輯門的設(shè)計(jì). 51差分傳輸管邏輯差分傳輸管邏輯(CPL or DPL)(CPL or DPL)ABPT NetworkInverse

40、 PT NetworkFFABBAND/NANDABBOR/NORABXOR/XNORAFFABABABBBBAAABBABAFBAF BAFBAF BAFBAF 基本原理：基本原理：接受真輸入及其互補(bǔ)輸入并產(chǎn)生真輸出及其互補(bǔ)輸出接受真輸入及其互補(bǔ)輸入并產(chǎn)生真輸出及其互補(bǔ)輸出(B) (B) 傳輸電路舉例傳輸電路舉例圖圖5.37 5.37 差分傳輸管邏輯差分傳輸管邏輯CMOS組合邏輯門的設(shè)計(jì). 52CPLCPL的特點(diǎn)的特點(diǎn)由于電路是由于電路是差分差分方式，所以總是存在互補(bǔ)的數(shù)據(jù)輸入和輸出方式，所以總是存在互補(bǔ)的數(shù)據(jù)輸入和輸出差分方式的優(yōu)點(diǎn)就是某些復(fù)雜的門差分方式的優(yōu)點(diǎn)就是某些復(fù)雜的門(如如XOR

41、和加法器和加法器)可以有效地用可以有效地用少量的晶體管來(lái)實(shí)現(xiàn)少量的晶體管來(lái)實(shí)現(xiàn)由于每個(gè)信號(hào)的兩種極性都存在，不需要額外的反相器由于每個(gè)信號(hào)的兩種極性都存在，不需要額外的反相器靜態(tài)門靜態(tài)門類型，因?yàn)槎x為輸出的節(jié)點(diǎn)總是通過(guò)一個(gè)低阻路徑連到類型，因?yàn)槎x為輸出的節(jié)點(diǎn)總是通過(guò)一個(gè)低阻路徑連到VDD和和GND 設(shè)計(jì)具有設(shè)計(jì)具有模塊化模塊化的特點(diǎn)。所有的門都采用完全相同的拓?fù)浣Y(jié)構(gòu)，只的特點(diǎn)。所有的門都采用完全相同的拓?fù)浣Y(jié)構(gòu)，只是輸入的排列不同而已是輸入的排列不同而已由于由于CPL可以構(gòu)成一個(gè)簡(jiǎn)單的可以構(gòu)成一個(gè)簡(jiǎn)單的XOR以及它能很容易地實(shí)現(xiàn)多路開關(guān)，以及它能很容易地實(shí)現(xiàn)多路開關(guān)，因此它對(duì)于實(shí)現(xiàn)如加法器和

42、乘法器這樣的結(jié)構(gòu)很有吸引力。因此它對(duì)于實(shí)現(xiàn)如加法器和乘法器這樣的結(jié)構(gòu)很有吸引力。設(shè)計(jì)者不要忽略互補(bǔ)信號(hào)所需的隱含的布線開銷設(shè)計(jì)者不要忽略互補(bǔ)信號(hào)所需的隱含的布線開銷CMOS組合邏輯門的設(shè)計(jì). 53例例5.11 CPL5.11 CPL中的四輸入中的四輸入NANDNANDABABXXBBCDCDYYDDYXYXOutOutXXCMOS組合邏輯門的設(shè)計(jì). 54穩(wěn)定有效的傳輸管設(shè)計(jì)穩(wěn)定有效的傳輸管設(shè)計(jì)方法方法1 1：電平恢復(fù)：電平恢復(fù)節(jié)點(diǎn)節(jié)點(diǎn)x可上拉到可上拉到VDD (由于電平恢復(fù)由于電平恢復(fù)) ，這就消除了反相器中的任何靜，這就消除了反相器中的任何靜態(tài)功耗態(tài)功耗在電平恢復(fù)器和傳輸管中沒有靜態(tài)電流路徑

43、存在，因?yàn)榛謴?fù)器只有在電平恢復(fù)器和傳輸管中沒有靜態(tài)電流路徑存在，因?yàn)榛謴?fù)器只有在在A為高電平時(shí)才有效為高電平時(shí)才有效為使這個(gè)電路正確工作，必須仔細(xì)確定晶體管的尺寸為使這個(gè)電路正確工作，必須仔細(xì)確定晶體管的尺寸 (有比有比)Level RestorerM1M2A=0MnMrxBOut 1off= 0A=1Out0on1CMOS組合邏輯門的設(shè)計(jì). 55例例5.12 5.12 確定電平恢復(fù)器的尺寸確定電平恢復(fù)器的尺寸電平恢復(fù)器對(duì)器件切換速度和功耗的影響：增加電平恢復(fù)器對(duì)器件切換速度和功耗的影響：增加tr ，就增加了內(nèi)部節(jié)點(diǎn)，就增加了內(nèi)部節(jié)點(diǎn)x上的電容，從而減慢了這個(gè)門的速度；上的電容，從而減慢了這個(gè)

44、門的速度； (但是減少但是減少tf)01002003004005000.01.02.0 W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75/0.25 3.0Voltage (V)Time (ps)節(jié)點(diǎn)節(jié)點(diǎn)x不能降低不能降低到反相器的開到反相器的開關(guān)閾值以下，關(guān)閾值以下，因此不能使輸因此不能使輸出切換出切換CMOS組合邏輯門的設(shè)計(jì). 56穩(wěn)定有效的穩(wěn)定有效的傳輸管設(shè)計(jì)傳輸管設(shè)計(jì)方法方法2 2：多種閾值晶體管：多種閾值晶體管工藝上解決：使用零閾值器件的工藝上解決：使用零閾值器件的NMOS傳輸管可以消除大部分閾值傳輸管可以消除大部分閾值損失損失

45、 (體效應(yīng)仍然會(huì)阻止全擺幅達(dá)到體效應(yīng)仍然會(huì)阻止全擺幅達(dá)到VDD)對(duì)功耗有負(fù)面影響，這是由于即使對(duì)功耗有負(fù)面影響，這是由于即使VGS低于低于VT ，也仍然會(huì)有亞閾值，也仍然會(huì)有亞閾值電流流過(guò)傳輸管電流流過(guò)傳輸管OutIn2 = 0VIn1 = 2.5VA = 2.5VB = 0Vlow VT transistorssneak pathonoff but leakingCMOS組合邏輯門的設(shè)計(jì). 57穩(wěn)定有效的穩(wěn)定有效的傳輸管設(shè)計(jì)傳輸管設(shè)計(jì)方法方法3 3：傳輸門邏輯：傳輸門邏輯最廣泛使用的方法最廣泛使用的方法由柵信號(hào)由柵信號(hào)C控制的控制的全擺幅全擺幅雙向開關(guān)。當(dāng)雙向開關(guān)。當(dāng)C=1時(shí)，時(shí)，A=B雖然

46、傳輸門需要雖然傳輸門需要2個(gè)晶體管和較多的控制信號(hào)，但它能得到從電源軌個(gè)晶體管和較多的控制信號(hào)，但它能得到從電源軌線至軌線電壓的擺幅線至軌線電壓的擺幅ABCABCBC = VDDA = VDDBC = VDDA = GNDCCGNDC GNDC CMOS組合邏輯門的設(shè)計(jì). 58穩(wěn)定有效的穩(wěn)定有效的傳輸管設(shè)計(jì)傳輸管設(shè)計(jì)舉例：舉例：傳輸門多路開關(guān)傳輸門多路開關(guān)SSABFSBSAFSVDDM2M1GNDVDDABSSSSCMOS組合邏輯門的設(shè)計(jì). 59穩(wěn)定有效的穩(wěn)定有效的傳輸管設(shè)計(jì)傳輸管設(shè)計(jì)舉例：舉例：傳輸門傳輸門XORXORAABM2M1BBBM3/M4CMOS組合邏輯門的設(shè)計(jì). 60傳輸管和傳輸

47、門邏輯的性能傳輸管和傳輸門邏輯的性能RpRn2.5V0V2.5VVoutW/Ln=0.50/0.25W/Lp=0.50/0.25圖圖5.48 5.48 在由低至高翻轉(zhuǎn)時(shí)模擬得到的傳輸門等效電阻在由低至高翻轉(zhuǎn)時(shí)模擬得到的傳輸門等效電阻0.01.02.00 10 20 30 RnRpRn|Rp Resistance, kVout, V思考題思考題5.7 5.7 放電期間的等效電阻放電期間的等效電阻模擬一個(gè)傳輸門在由高至低翻轉(zhuǎn)時(shí)的等效電阻模擬一個(gè)傳輸門在由高至低翻轉(zhuǎn)時(shí)的等效電阻CMOS組合邏輯門的設(shè)計(jì). 61 216906900 nnCR.kCR.VteqnkeqnpN個(gè)傳輸門串聯(lián)網(wǎng)絡(luò)的延時(shí)：個(gè)傳輸

48、門串聯(lián)網(wǎng)絡(luò)的延時(shí)：這意味著傳播延時(shí)正比于這意味著傳播延時(shí)正比于n2，因此隨著鏈中開關(guān)數(shù)目的增加而迅速增加，因此隨著鏈中開關(guān)數(shù)目的增加而迅速增加V1Vi-1C2.52.500ViCC2.50Vn-1VnCC2.50InCCCInReqCCA. A. 傳輸門鏈傳輸門鏈B. B. 等效的等效的RCRC網(wǎng)絡(luò)網(wǎng)絡(luò)Vi+1VnVn-1Vi+1V1Vi-1ViReqReqReqCMOS組合邏輯門的設(shè)計(jì). 62例例5.13 5.13 傳輸門鏈的延時(shí)傳輸門鏈的延時(shí) ns.KfF.nnCR.teqp7221161686369021690 很明顯使用長(zhǎng)傳輸管鏈會(huì)使延時(shí)大大增加很明顯使用長(zhǎng)傳輸管鏈會(huì)使延時(shí)大大增加解決

49、長(zhǎng)延時(shí)問(wèn)題最常用的辦法是每隔解決長(zhǎng)延時(shí)問(wèn)題最常用的辦法是每隔m個(gè)傳輸門開關(guān)切斷串聯(lián)鏈并個(gè)傳輸門開關(guān)切斷串聯(lián)鏈并插入一個(gè)緩沖器插入一個(gè)緩沖器所得到的延時(shí)與開關(guān)數(shù)目所得到的延時(shí)與開關(guān)數(shù)目n成線性關(guān)系成線性關(guān)系最優(yōu)數(shù)目最優(yōu)數(shù)目顯然每段開關(guān)的數(shù)目隨顯然每段開關(guān)的數(shù)目隨tbuf值的增加而增加值的增加而增加典型值等于典型值等于3或或4 bufeqptmnmnCR.t 121690eqbufoptCRt.m71 CMOS組合邏輯門的設(shè)計(jì). 635.3 5.3 動(dòng)態(tài)動(dòng)態(tài)CMOSCMOS設(shè)計(jì)設(shè)計(jì)動(dòng)態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗動(dòng)態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗通過(guò)增加一個(gè)時(shí)鐘輸入，

50、它可以相繼完成預(yù)充電和條件求值兩個(gè)階段通過(guò)增加一個(gè)時(shí)鐘輸入，它可以相繼完成預(yù)充電和條件求值兩個(gè)階段5.3.1 5.3.1 動(dòng)態(tài)邏輯：基本原理動(dòng)態(tài)邏輯：基本原理2個(gè)主要階段：個(gè)主要階段：預(yù)充電預(yù)充電 (CLK = 0)；求值求值 (CLK = 1)In1In2PDNIn3MeMpCLKCLKOutCLVDDOutCLKCLKABCMpMeonoff1offonVDD CBA CMOS組合邏輯門的設(shè)計(jì). 64輸出的情況輸出的情況一旦動(dòng)態(tài)門的輸出放電就不可能再充電，直到進(jìn)行下一次預(yù)充電一旦動(dòng)態(tài)門的輸出放電就不可能再充電，直到進(jìn)行下一次預(yù)充電門的輸入在求值期間最多只能有一次變化門的輸入在求值期間最多只

51、能有一次變化在求值期間如果下拉網(wǎng)絡(luò)關(guān)斷，則輸出有可能處于高阻抗?fàn)顟B(tài)，在求值期間如果下拉網(wǎng)絡(luò)關(guān)斷，則輸出有可能處于高阻抗?fàn)顟B(tài)，狀態(tài)保存在狀態(tài)保存在CL動(dòng)態(tài)邏輯門的重要特性：動(dòng)態(tài)邏輯門的重要特性：邏輯功能由邏輯功能由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)下拉網(wǎng)絡(luò)實(shí)現(xiàn)晶體管的數(shù)目明顯少于靜態(tài)情況：為晶體管的數(shù)目明顯少于靜態(tài)情況：為N+2而不是而不是2N無(wú)比的邏輯門無(wú)比的邏輯門只有動(dòng)態(tài)功耗只有動(dòng)態(tài)功耗具有較快的開關(guān)速度具有較快的開關(guān)速度設(shè)計(jì)考慮設(shè)計(jì)考慮用對(duì)偶的方法來(lái)實(shí)現(xiàn)另一形態(tài)的動(dòng)態(tài)邏輯用對(duì)偶的方法來(lái)實(shí)現(xiàn)另一形態(tài)的動(dòng)態(tài)邏輯p型動(dòng)態(tài)門的缺點(diǎn)是比型動(dòng)態(tài)門的缺點(diǎn)是比n型動(dòng)態(tài)門慢型動(dòng)態(tài)門慢CMOS組合邏輯門的設(shè)計(jì). 655.3

52、.2 5.3.2 動(dòng)態(tài)邏輯的速度和功耗動(dòng)態(tài)邏輯的速度和功耗預(yù)充電周期的時(shí)間可以通過(guò)改變預(yù)充電周期的時(shí)間可以通過(guò)改變PMOS預(yù)充電管的尺寸來(lái)調(diào)整。然而應(yīng)預(yù)充電管的尺寸來(lái)調(diào)整。然而應(yīng)當(dāng)避免當(dāng)避免PMOS太大，因?yàn)樗鼤?huì)降低門的速度并增加時(shí)鐘線上的電容負(fù)載太大，因?yàn)樗鼤?huì)降低門的速度并增加時(shí)鐘線上的電容負(fù)載例例5.15 5.15 一個(gè)四輸入的動(dòng)態(tài)一個(gè)四輸入的動(dòng)態(tài)NANDNAND門門ClkClkIn1In2In3In4Out-0.50.51.52.500.51In &ClkOutTime, nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn

53、110ps0ns83psCMOS組合邏輯門的設(shè)計(jì). 66靜態(tài)門的參數(shù)與時(shí)間有關(guān)靜態(tài)門的參數(shù)與時(shí)間有關(guān)輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時(shí)間密切相關(guān)輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時(shí)間密切相關(guān)如果求值時(shí)間很短，那么噪聲電壓必須很大才會(huì)破壞信號(hào)，換言如果求值時(shí)間很短，那么噪聲電壓必須很大才會(huì)破壞信號(hào)，換言之，開關(guān)閾值確實(shí)與時(shí)間相關(guān)之，開關(guān)閾值確實(shí)與時(shí)間相關(guān)VGCLKVout (VG=0.55)Vout (VG=0.5)Vout (VG=0.45)CMOS組合邏輯門的設(shè)計(jì). 67正面考慮正面考慮實(shí)際電容較小實(shí)際電容較小每個(gè)時(shí)鐘周期最多只能翻轉(zhuǎn)一次每個(gè)時(shí)鐘周期最多只能翻轉(zhuǎn)一次不存在短

54、路功耗不存在短路功耗負(fù)面考慮負(fù)面考慮時(shí)鐘功耗很大時(shí)鐘功耗很大晶體管數(shù)目大于實(shí)現(xiàn)該邏輯所要求的最小一組晶體管晶體管數(shù)目大于實(shí)現(xiàn)該邏輯所要求的最小一組晶體管當(dāng)增加抗漏電器件時(shí)，可能有短路功耗當(dāng)增加抗漏電器件時(shí)，可能有短路功耗由于周期性的預(yù)充電和放電操作，表現(xiàn)出較高的開關(guān)活動(dòng)性由于周期性的預(yù)充電和放電操作，表現(xiàn)出較高的開關(guān)活動(dòng)性對(duì)于均勻分布的輸入，對(duì)于均勻分布的輸入，N個(gè)輸入門的翻轉(zhuǎn)概率為個(gè)輸入門的翻轉(zhuǎn)概率為 01=N0/2NIn1In2PDNIn3MeMpCLKCLKOutCL動(dòng)態(tài)門的功耗動(dòng)態(tài)門的功耗CMOS組合邏輯門的設(shè)計(jì). 68例例5.16 5.16 動(dòng)態(tài)邏輯的活動(dòng)性估計(jì)動(dòng)態(tài)邏輯的活動(dòng)性估計(jì)C

55、LABBAVDDCLCLKBAVDDCLKABOut001010100110A. A. 靜態(tài)靜態(tài)NORNOR門門 B. nB. n型動(dòng)態(tài)型動(dòng)態(tài)NORNOR門門 C. C. 真值表真值表 4323216323232220104220010 NNNNNORNNNOR門：門：動(dòng)態(tài)動(dòng)態(tài)門：門：靜態(tài)靜態(tài)CMOS組合邏輯門的設(shè)計(jì). 69思考題思考題5.8 5.8 活動(dòng)性計(jì)算活動(dòng)性計(jì)算計(jì)算四輸入動(dòng)態(tài)計(jì)算四輸入動(dòng)態(tài)NAND門的活動(dòng)性因子，假設(shè)各輸入是獨(dú)立的并且門的活動(dòng)性因子，假設(shè)各輸入是獨(dú)立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和和PD=1 = 0.45.3.3 5.3.3

56、動(dòng)態(tài)設(shè)計(jì)中的信號(hào)完整性問(wèn)題動(dòng)態(tài)設(shè)計(jì)中的信號(hào)完整性問(wèn)題電荷泄漏電荷泄漏電荷分享電荷分享電容耦合電容耦合時(shí)鐘饋通時(shí)鐘饋通CMOS組合邏輯門的設(shè)計(jì). 70電荷泄漏電荷泄漏CLCLKCLKOutA=0MpMeLeakage sourcesCLKVOutPrechargeEvaluate1234動(dòng)態(tài)電路要求一個(gè)最低的時(shí)鐘頻率，一般在幾千赫茲左右動(dòng)態(tài)電路要求一個(gè)最低的時(shí)鐘頻率，一般在幾千赫茲左右A. A. 漏電來(lái)源漏電來(lái)源 B. B. 對(duì)波形的影響對(duì)波形的影響CMOS組合邏輯門的設(shè)計(jì). 71例例5.17 5.17 動(dòng)態(tài)電路中的漏電動(dòng)態(tài)電路中的漏電考慮所有器件都為考慮所有器件都為0.5 m/0.25 m的簡(jiǎn)

57、單反相器的簡(jiǎn)單反相器CLKOut -0.50.51.52.502040Time (ms)Voltage (V)分析：由于分析：由于PMOS上拉提供的漏電流，輸出穩(wěn)定在由下拉和上拉器件組上拉提供的漏電流，輸出穩(wěn)定在由下拉和上拉器件組成的電阻分壓器決定的一個(gè)中間電壓上成的電阻分壓器決定的一個(gè)中間電壓上CMOS組合邏輯門的設(shè)計(jì). 72電荷泄漏的解決方案電荷泄漏的解決方案增加一個(gè)泄漏晶體管增加一個(gè)泄漏晶體管(偽偽NMOS型的上拉器件型的上拉器件)，來(lái)補(bǔ)償由于下拉，來(lái)補(bǔ)償由于下拉漏電路徑造成的電荷損失漏電路徑造成的電荷損失泄漏管通常以反饋形式實(shí)現(xiàn)，以同時(shí)消除靜態(tài)功耗泄漏管通常以反饋形式實(shí)現(xiàn)，以同時(shí)消除靜

58、態(tài)功耗CLCLKCLKMeMpABOutMkpKeeperVDDCLCLKCLKMeMpABOutMkpKeeperVDDCMOS組合邏輯門的設(shè)計(jì). 73電荷分享電荷分享原本存儲(chǔ)在電容原本存儲(chǔ)在電容CL上的電荷就在上的電荷就在CL和和Ca之間重新分配，這就造成輸之間重新分配，這就造成輸出電壓下降。出電壓下降。Vout過(guò)低會(huì)引起靜態(tài)功耗，以及電路工作可能出錯(cuò)過(guò)低會(huì)引起靜態(tài)功耗，以及電路工作可能出錯(cuò)當(dāng)當(dāng) Vout =VDD(Ca/(Ca+CL)的值足夠大，使得的值足夠大，使得Vout低于它所驅(qū)動(dòng)的門低于它所驅(qū)動(dòng)的門的開關(guān)閾值，電路工作就會(huì)出錯(cuò)的開關(guān)閾值，電路工作就會(huì)出錯(cuò)CLCLKCLKCaCbB=

59、0AOutMpMeCMOS組合邏輯門設(shè)計(jì). 74例例5.18 5.18 電荷分享電荷分享在什么條件下會(huì)造成節(jié)點(diǎn)在什么條件下會(huì)造成節(jié)點(diǎn)y上電壓降的最壞情況上電壓降的最壞情況? (假設(shè)在預(yù)充電工作期假設(shè)在預(yù)充電工作期間所有位于低電平，所有所隔離的內(nèi)部節(jié)點(diǎn)開始時(shí)為間所有位于低電平，所有所隔離的內(nèi)部節(jié)點(diǎn)開始時(shí)為0V) V.CCCCCVVycacaddout940501515151552 CMOS組合邏輯門的設(shè)計(jì). 75電荷再分布的解決方案電荷再分布的解決方案使用時(shí)鐘驅(qū)動(dòng)的晶體管對(duì)關(guān)鍵的內(nèi)部節(jié)點(diǎn)預(yù)充電使用時(shí)鐘驅(qū)動(dòng)的晶體管對(duì)關(guān)鍵的內(nèi)部節(jié)點(diǎn)預(yù)充電(以增加面積和以增加面積和電容為代價(jià)電容為代價(jià))CLKCLKM

60、eMpABOutMkpCLKVDDCMOS組合邏輯門的設(shè)計(jì). 76電容耦合電容耦合對(duì)串?dāng)_的影響非常敏感，因?yàn)閷?duì)串?dāng)_的影響非常敏感，因?yàn)檩敵龉?jié)點(diǎn)的較高阻抗和輸出節(jié)點(diǎn)的較高阻抗和電容耦合電容耦合Out2的變化又會(huì)通過(guò)晶體管的變化又會(huì)通過(guò)晶體管M4的柵的柵-源和柵源和柵-漏電容耦合到漏電容耦合到Out1CL1CLKCLKB=0A=0Out1MpMeOut2CL2In動(dòng)態(tài)動(dòng)態(tài)NAND靜態(tài)靜態(tài)NAND=1=0M1M2M6M4M5VDDVDDCMOS組合邏輯門的設(shè)計(jì). 77回柵耦合的影響回柵耦合的影響電容耦合引起電容耦合引起Out1顯著降低，所以顯著降低，所以O(shè)ut2不能全程下降至不能全程下降至0VVol