基于FPGA的FIFO存儲(chǔ)器設(shè)計(jì)(畢業(yè)論文doc)

1、1、 緒論 1.1 fpga 的發(fā)展及結(jié)構(gòu)特點(diǎn) 1.1.1 fpga 的含義及發(fā)展 自從 1985 年 xilinx 公司推出第一片現(xiàn)場(chǎng)可編程邏輯門陣列（field programmablegates array fpga至今1。fpga 已經(jīng)成為當(dāng)今電子設(shè)計(jì)市場(chǎng)上應(yīng)用最廣泛的可編程邏輯器件之一?？删幊踢壿嬈骷醇啥葋韰^(qū)分，可大致分為簡(jiǎn)單 pld 和復(fù)雜 pld2。如圖 1.1 所示 ，它的發(fā)展大致經(jīng)歷了以下三個(gè)階段3： 1 早期的可編程邏輯器件：70 年代初期的可編程邏輯器件pld主要用于各種類型的存儲(chǔ)設(shè)備，主要器件有可編程只讀存儲(chǔ)器（prom）、紫外線可擦出只讀存儲(chǔ)器（eprom） ，由

2、于結(jié)構(gòu)比較簡(jiǎn)單，它們只能完成 、和電可擦出只讀存儲(chǔ)器（eeprom）簡(jiǎn)單的邏輯功能。 2 結(jié)構(gòu)上稍微復(fù)雜的可編程芯片：70 年代末到 80 年代初，amd 公司和 lattice公司先后推出了可編程邏輯器件pld。產(chǎn)品主要有 pal（可編程邏輯陣列，program-mable array logic）、gal（通用陣列邏輯，generic array logic）和 pla（可編程邏輯 。這幾類器件在設(shè)計(jì)上有很強(qiáng)的靈活性，可以實(shí)現(xiàn)速陣列，programmable logic array）度特性較好的邏輯功能，但由于結(jié)構(gòu)簡(jiǎn)單，它們只能實(shí)現(xiàn)規(guī)模較小的電路。 3 功能齊全、編程靈活的可編程邏輯器件：

3、80 年代中期，altera 公司和 xilinx 公司同期推出了 cpld復(fù)雜可編程邏輯門陣列，complex programmable logic device和fpga（現(xiàn)場(chǎng)可編程邏輯門陣列field programmable gates array，它們都具有體系結(jié)構(gòu)和邏輯單元靈活，集成度高以及適用范圍寬等特點(diǎn)，可以實(shí)現(xiàn)較大規(guī)模的電路。 圖 1.1 可編程邏輯器件分類 進(jìn)入 90 年代以后，可編程邏輯集成電路進(jìn)入了飛速發(fā)展時(shí)期，在系統(tǒng)可編程技術(shù)isp（insystem programmability）和世界掃描測(cè)試技術(shù)的出現(xiàn)，使得可編程邏輯器件在器件編程技術(shù)和器件測(cè)試技術(shù)方面也獲得了劃

4、時(shí)代的進(jìn)步。fpga/cpld 已成為當(dāng)今應(yīng)用最廣泛的可編程集成電路之一1。工程師可在辦公室和實(shí)驗(yàn)室進(jìn)行設(shè)計(jì)。它還具有靜態(tài)可重復(fù)編程和在系統(tǒng)重構(gòu)特性，使硬件和軟件一樣，能夠通過編程來修改。 1.1.2 fpga 的結(jié)構(gòu)特點(diǎn) 一些基本的邏輯器件如 gal、cpld 之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即由可編 而 找 （look程的與陣列和固定的或陣列組成。 fpga 則是另一種可編程邏輯結(jié)構(gòu)查 表 lup table，lut）結(jié)構(gòu)4，如圖 1.2 所示。查找表lut是可編程的最小邏輯構(gòu)成單元。大部分 fpga 采用靜態(tài)隨機(jī)存儲(chǔ)器（sram）的查找表邏輯來形成結(jié)構(gòu)，用 sram 來構(gòu)成邏輯函數(shù)發(fā)生鰲

5、ilinx 公司的 xc4000 系列、spartan/3/3e 系列，altera 公司的flex10k、acex、apex、cyclone、cyclone、stratix 等系列都采用 sram 查找表構(gòu)成，這些都是典型的 fpga 器件5。 圖 1.2 fpga 查找表結(jié)構(gòu) 通用 fpga 包含 3 類可編程資源，分別是可編程邏輯功能塊、可編程 i/o 功能模塊和可編程內(nèi)部互連4，如圖 1.3 所示。cyclone/cyclone系列器件是 altera 公司一款低成 本， 高 性 價(jià) 比的 fpga， 它 的 結(jié) 構(gòu)和 工 作 原 理在 fpga 器 件 中 具有 典 型 性。cycl

6、one/cyclone器件主要由邏輯陣列快 lab、嵌入式存儲(chǔ)塊、i/o 單元、嵌入式硬件乘法器和 pll 等模塊組成，各模塊之間存在著豐富的互聯(lián)線和時(shí)鐘網(wǎng)絡(luò)。 圖 1.3 fpga 內(nèi)部結(jié)構(gòu) 1.2 fifo 的基本概念及分類 1.2.1 fifo 的基本概念及功能 fifo（first in first out）是先進(jìn)先出存儲(chǔ)器的縮寫，它是一種實(shí)現(xiàn)數(shù)據(jù)先進(jìn)先出的存儲(chǔ)器件，通常用作數(shù)據(jù)緩沖器6。它與普通存儲(chǔ)器的主要區(qū)別在是 fifo 不需要外部讀寫地址線，在使用中具有簡(jiǎn)單，方便的特點(diǎn)。fifo 一般用于不同時(shí)鐘之間的數(shù)據(jù)傳輸，比如 fifo 的一端是 ad 數(shù)據(jù)采集，另一端是計(jì)算機(jī)的 pci

7、 總線，在兩個(gè)不同的時(shí) l鐘域間就可以采用 fifo 作為數(shù)據(jù)緩沖。另外，對(duì)于不同寬度的數(shù)據(jù)接口也可以用 fifo，例如單片機(jī)為 8 位輸出，dsp 為 16 位輸出，在單片機(jī)域 dsp 連接時(shí)就可以使用 fifo來達(dá)到數(shù)據(jù)匹配的目的。 在實(shí)際工作中，對(duì) fifo 的數(shù)據(jù)操作是靠其滿/空標(biāo)志來實(shí)現(xiàn)的。所謂滿標(biāo)志，指的是當(dāng)對(duì) fifo 寫數(shù)時(shí)，如果數(shù)據(jù)足夠多，多到 fifo 的內(nèi)存已經(jīng)裝滿了，此時(shí)便由 fifo內(nèi)部狀態(tài)電路送出一個(gè)表示內(nèi)存已滿的信號(hào)以阻止對(duì) fifo 的寫操作。同理，所謂空標(biāo)志，指的是當(dāng)從 fifo 讀數(shù)時(shí)，如果數(shù)據(jù)被讀完了，便有 fifo 內(nèi)部狀態(tài)電路送出一個(gè)空標(biāo)志信號(hào)以阻止對(duì)

8、 fifo 的讀操作?？傊?，在控制 fifo 的讀寫操作時(shí)，必須把握一個(gè)原則：寫滿不溢出，讀空不多讀7。 1.2.2 fifo 存儲(chǔ)器的分類 根據(jù) fifo 存儲(chǔ)器工作的時(shí)鐘域不同，可以將 fifo 存儲(chǔ)器分為同步 fifo 存儲(chǔ)器和異步存儲(chǔ)器兩大類。同步 fifo 存儲(chǔ)器是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘，在時(shí)鐘沿來臨時(shí)同時(shí)發(fā)生讀寫操作；異步 fifo 存取器是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。和同步時(shí)鐘相比，特別是在網(wǎng)絡(luò)接口、圖像處理等方面，異步 fifo 存儲(chǔ)器應(yīng)用空間更為廣泛。 1.3 硬件實(shí)驗(yàn)平臺(tái)簡(jiǎn)介 gw48eda/sopc 實(shí)驗(yàn)系統(tǒng)是杭州康芯電子有限公司開發(fā)一個(gè)對(duì) eda/so

9、pc 的基本實(shí)驗(yàn)平臺(tái)。該系統(tǒng)擁有以下幾個(gè)重要特點(diǎn)8： 1. 多功能重配置結(jié)構(gòu)電路結(jié)構(gòu)multi-task reconfiguration）。該電路結(jié)構(gòu)能僅通過一個(gè)鍵，完成以純電子切換的方式選擇十余種不同的實(shí)驗(yàn)系統(tǒng)硬件電路連接結(jié)構(gòu)，大大提高了實(shí)驗(yàn)系統(tǒng)的連接靈活性，同時(shí)又不影響整個(gè)系統(tǒng)的工作速度。這里僅僅說明本文中所涉及到的電路模式，我們選擇為模式 no.0。如圖 1.4 所示。 數(shù)碼8 數(shù)碼7 數(shù)碼6 數(shù)碼5 數(shù)碼4 數(shù)碼3 數(shù)碼2 數(shù)碼1 揚(yáng)聲器 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 speaker pio19-pio16 pio23-pio20 pio27-pio2

10、4 pio31-pio28 pio35-pio32 pio39-pio36 pio43-pio40 pio47-pio44 fpga/cpld d8 d7 d6 d5 d4 d3 d2 d1 clock0 目標(biāo)芯片 clock2 clock5 clock9 pio7-pio2 pio7 pio6 pio5 pio4 pio3 pio2 pio11-pio8 pio15-pio12 d16 d15 d14 d13 d12 d11 hex hex 實(shí)驗(yàn)電路結(jié)構(gòu)圖 鍵8 鍵7 鍵6 鍵5 鍵4 鍵3 鍵2 鍵1 no.0 圖 1.4 模式 no.0 連接結(jié)構(gòu) 2. fpga/cpld 萬能插口 圖

11、1.6 是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座，對(duì)于不同的目標(biāo)芯片可有不同的 l適配座?？捎玫哪繕?biāo)芯片包括目前世界上最大的六家 fpga/cpld 廠商幾乎所有的cpld/fpga 和所有的 isppac 等模擬 eda 器件。每個(gè)腳本公司已經(jīng)將定義標(biāo)準(zhǔn)化，各種芯片對(duì)應(yīng)關(guān)系可以在實(shí)驗(yàn)說明中查到8。 目標(biāo)板插座” 主板右數(shù)第2、3列“ 信號(hào)相同 byteblastmv pio60 o o pio61 pio68 o o pio69 pio62 o o pio63 pio70 o o pio71 pio64 o o pio65 pio72 o o pio73 tck o o gnd pio66 o

12、o pio67 pio74 o o pio75 tdo o o pio76 o o pio77 pio78 o o pio79 tms o o sel0 con1 con2 nsta o o sel1 tck o o 12v vcc o o gnd tdo o o -12v clock9 o o tdi o o tms o o sel0 o o nsta o o sel1 clock5 o o tdi o o 1.8v o o 在線編程座 pio0 o o 3.3v o o clock2 2.5v o o pio1 speaker o o clock0 pio2 o o pio3 o o pi

13、o4 o o pio5 pio48 o o pio49 byteblast ii pio6 o o pio7 pio46 o o pio47 pio8 o o pio9 pio44 o o pio45 dclk o o gnd pio10 o o pio11 pio42 o o pio43 pio12 o o pio13 pio40 o o pio41 conf_done o o vccio pio14 o o pio15 pio38 o o pio39 nconfig o o nce pio16 o o pio17 pio36 o o pio37 pio18 o o pio19 pio34

14、o o pio35 o o ncso data0 pio20 o o pio21 pio32 o o pio33 o o gnd pio22 o o pio23 pio30 o o pio31 asdo pio24 o o pio25 pio28 o o pio29 gnd o o vcc pio26 o o pio27 在線編程座 39 40 39 40 目標(biāo)板插座1 目標(biāo)板插座2 圖 1.6 芯片與引腳對(duì)應(yīng)關(guān)系 3. byteblastermv 編程配置口：此口由兩個(gè)用途 1 在對(duì)適配板 fpga/cpld 進(jìn)行編程時(shí)，用十芯線板口和適配板的 jtag 口連。 2 如果進(jìn)行獨(dú)立的電子系統(tǒng)、

15、應(yīng)用系統(tǒng)開發(fā)等開發(fā)實(shí)踐活動(dòng)，首先應(yīng)該將系統(tǒng)板上的目標(biāo)芯片適配座拔下（對(duì)于 cyclone 器件不用拔），用配置的 10 芯編程線將byteblastermv 口和獨(dú)立系統(tǒng)上適配板的 jtag10 芯相接，進(jìn)行在系統(tǒng)編程，進(jìn)行調(diào)試。 1.4 quarters特點(diǎn)及開發(fā)流程 1.4.1 eda 的設(shè)計(jì)流程 簡(jiǎn)單地說，電子設(shè)計(jì)自動(dòng)化（eda，electronic design automation）技術(shù)可以概括為以大規(guī)模可編程邏輯器件 cpld/fpga 為設(shè)計(jì)載體，通過硬件描述語(yǔ)言輸入給相應(yīng)開發(fā)軟件，經(jīng)過編譯和仿真處理，最終下載到設(shè)計(jì)載體中，從而完成系統(tǒng)電路設(shè)計(jì)任務(wù)的一門新技術(shù)。 圖 1.7 ed

16、a 設(shè)計(jì)流程 l 利用 eda 技術(shù)進(jìn)行電路設(shè)計(jì)的大部分工作是在 eda 軟件工作平臺(tái)上進(jìn)行的， eda設(shè)計(jì)流程如圖 1.7 所示。eda 的標(biāo)準(zhǔn)設(shè)計(jì)流程采用自上而下（up-down）的模式，包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編譯和設(shè)計(jì)完成 5 個(gè)步驟，以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試等三個(gè)設(shè)計(jì)驗(yàn)證過程9。相對(duì)于以前自下而上的設(shè)計(jì)方式，eda設(shè)計(jì)方式有很多優(yōu)點(diǎn)，例如它可以先編程、仿真。知道最終測(cè)試通過后才開始具體的硬件實(shí)現(xiàn)，這樣就大大地節(jié)約了設(shè)計(jì)成本，同時(shí)也提高了設(shè)計(jì)的效率。 1.4.2 quarters特點(diǎn) quarters是 altera 公司推出的目前應(yīng)用非常廣泛的一款 eda

17、 開發(fā)系統(tǒng)。它是一個(gè)完整的多平臺(tái)設(shè)計(jì)環(huán)境。它可以輕松滿足特定設(shè)計(jì)的需要，并且提供可編程片上系統(tǒng)（sopc）設(shè)計(jì)的綜合開發(fā)平臺(tái)，是 sopc 設(shè)計(jì)的基礎(chǔ)。quarters 將設(shè)計(jì)、綜合、布局、仿真驗(yàn)證、和編程下載以及第三方 eda 工具集成在一個(gè)無縫的環(huán)境中，可以進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)、嵌入式系統(tǒng)級(jí)設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)10。 quarters開發(fā)工具提供了完全集成，且與電路結(jié)構(gòu)無關(guān)的數(shù)字邏輯設(shè)計(jì)環(huán)境，以及 sopc 設(shè)計(jì)的嵌入式系統(tǒng)開發(fā)平臺(tái)。主要特點(diǎn)如下： 1. 可利用原理圖、結(jié)構(gòu)圖、veriloghdl、vhdl、ahdl 等硬件描述語(yǔ)言完成邏輯電路的描述和編輯，以及芯片（電路）平面布局連線的編輯

18、。 2. 功能強(qiáng)大的邏輯綜合工具， （原理圖視圖和層次結(jié)構(gòu)列表） 并提供 rtl 級(jí)查看器 。 3. 完備的電路功能描述和時(shí)序邏輯仿真工具。 4. 自動(dòng)定位編譯錯(cuò)誤，提供高效的器件編程與驗(yàn)證工具。 5. rtl-to-gate 形式驗(yàn)證。 此外，quarters還將默認(rèn)安裝 sopc builder，自動(dòng)添加、參數(shù)化和連接 ip 核，包括嵌入式處理器、協(xié)處理器。外設(shè)和用戶自定義邏輯，從而為嵌入式的開發(fā)提供方便。 1.4.3 quarters設(shè)計(jì)流程 quarters提供了完全集成且與電路結(jié)構(gòu)無關(guān)的數(shù)字邏輯設(shè)計(jì)環(huán)境，擁有 圖 1.8 quarters設(shè)計(jì)流程 lcpld/fpga 各個(gè)開發(fā)階段對(duì)

19、應(yīng)得開發(fā)工具。圖 1.8 是 quarters的開發(fā)流程示意圖，quarters為開發(fā)流程的每個(gè)階段提供 quarters圖形用戶界面。eda 工具界面11。大大方便了用戶的開發(fā)工作，提高開發(fā)效率。2、 同步 fifo 存儲(chǔ)器設(shè)計(jì) 2.1 同步 fifo 軟件設(shè)計(jì)流程 同步 fifo 存儲(chǔ)器通常是指 fifo 存儲(chǔ)器的讀寫時(shí)鐘頻率相同、來源相同，這種 fifo 存儲(chǔ)器的設(shè)計(jì)較為簡(jiǎn)單而且傳輸數(shù)據(jù)也很快速，因?yàn)樗苊饬擞捎诋惒綍r(shí)鐘邏輯產(chǎn)生的在許多設(shè)計(jì)中具有挑戰(zhàn)性的難題。同步 fifo 存儲(chǔ)器通常用在讀寫時(shí)鐘相同的接口部分，這種 fifo 存儲(chǔ)器相比較而言，邏輯較為簡(jiǎn)單，時(shí)延較小，傳輸數(shù)據(jù)的速度比較快。此外，同步 fifo 存儲(chǔ)器還具有深度可擴(kuò)展性12。 同步 fifo 存儲(chǔ)器的整個(gè)系統(tǒng)可分為寫地址產(chǎn)生邏輯、讀地址產(chǎn)生邏輯、雙端口存儲(chǔ)器、滿/空標(biāo)志產(chǎn)生邏輯 4 大部分。其中，同步 fifo 存儲(chǔ)器的存儲(chǔ)介質(zhì)為一塊雙端口 ram，可以同時(shí)進(jìn)行讀寫操作。在寫