第7章EDA技術(shù)實(shí)驗(yàn)

1、第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 第第7章章 EDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.1 實(shí)驗(yàn)一：實(shí)驗(yàn)一：8位加法器的設(shè)計(jì)位加法器的設(shè)計(jì) 7.2 實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì)實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì) 7.3 實(shí)驗(yàn)三：正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器的設(shè)計(jì)實(shí)驗(yàn)三：正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器的設(shè)計(jì) 7.4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì) 7.5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì) 7.6 實(shí)驗(yàn)六：交通燈信號控制器的設(shè)計(jì)實(shí)驗(yàn)六：交通燈信號控制器的設(shè)計(jì) 7.7 實(shí)驗(yàn)報(bào)告范例實(shí)驗(yàn)報(bào)告范例 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.1 實(shí)驗(yàn)一：實(shí)驗(yàn)一：8位加法器的設(shè)計(jì)位加法器的設(shè)

2、計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 學(xué)習(xí)ispEXPERT/MAX+plus II/Foudation Series 軟件的基本使用方法。 (2) 學(xué)習(xí)GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 了解VHDL程序的基本結(jié)構(gòu)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個由兩個4位二進(jìn)制并行加法器級 聯(lián)而成的8位二進(jìn)制并行加法器，并用GW48-CK EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號可為 ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技

3、術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第6.1節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.2 實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì)實(shí)驗(yàn)二：序列檢測器的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 熟悉is

4、pEXPERT/MAX+plus/Foudation Series 軟件的基本使用方法。 (2) 掌握GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序 語句、并行語句的綜合使用。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 序列檢測器可用于檢測一組或多組由二進(jìn)制碼組成的 脈沖序列信號，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)用。今要求 設(shè)計(jì)一個8位的序列檢測器，在檢測過程中，任何一位不 相等都將回到初始狀態(tài)重新開始檢測；當(dāng)一串待檢測的串 行數(shù)據(jù)進(jìn)入檢測器后，若此數(shù)在每一位的連續(xù)檢測中都與 預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“

5、B”。 用GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片 的型號可為ispLSI1032E PLCC-84或EPF10K10LC84-3或 XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 第第7 7章章 EDAEDA技術(shù)

6、實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第3.9 節(jié)、第6.3節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.3 實(shí)驗(yàn)三：正負(fù)脈寬數(shù)控調(diào)制信號實(shí)驗(yàn)三：正負(fù)脈寬數(shù)控調(diào)制信號 發(fā)生器的設(shè)計(jì)發(fā)生器的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 熟悉ispEXPERT/MAX+plus/Foudation Series 軟件的基本使用方法。 (2) 熟悉GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序 語句、并行語句的綜合使用。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個脈寬數(shù)

7、控調(diào)制信號發(fā)生器，此 信號發(fā)生器是由兩個完全相同的可自加載加法計(jì)數(shù)器 LCNT8組成的，它的輸出信號的高/低電平脈寬可分別 由兩組8位預(yù)置數(shù)進(jìn)行控制。 用GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯 片的型號可為ispLSI1032E PLCC-84或EPF10K10LC84- 3或XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于

8、 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第6.4節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.4 實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì)實(shí)驗(yàn)四：數(shù)字頻率計(jì)的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 熟悉ispEXPERT/MAX+plus/Foudation Series 軟件的基本使用方法。 (2) 熟悉GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。 第第7 7章章 E

9、DAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好8位十進(jìn)制數(shù)字頻率計(jì)，并用GW48- CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號可為 ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6)

10、 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第3.9 節(jié)、第6.5節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.5 實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)五：數(shù)字秒表的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 熟悉ispEXPERT/MAX+plus/Foudation Series 軟件的基本使用方法。 (2) 熟悉GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個計(jì)

11、時(shí)范圍為0.01秒1小時(shí)的數(shù)字 秒表，并用GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn) 芯片的型號可為ispLSI1032E PLCC-84或EPF10K10LC84- 3或XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。

12、第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第4.9 節(jié)、第6.6節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.6 實(shí)驗(yàn)六：交通燈信號控制器的設(shè)計(jì)實(shí)驗(yàn)六：交通燈信號控制器的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 熟悉ispEXPERT/MAX+plus/Foudation Series 軟件的基本使用方法。 (2) 熟悉GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 學(xué)習(xí)VHDL基本邏輯電路和狀態(tài)機(jī)電路的綜合 設(shè)計(jì)應(yīng)用。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個由一條主干道

13、和一條支干道的 匯合點(diǎn)形成的十字交叉路口的交通燈控制器，具體要 求如下： (1) 主、支干道各設(shè)有一個綠、黃、紅指示燈，兩 個顯示數(shù)碼管。 (2) 主干道處于常允許通行狀態(tài)，而支干道有車來 才允許通行。當(dāng)主干道允許通行亮綠燈時(shí)，支干道亮 紅燈。而支干道允許通行亮綠燈時(shí)，主干道亮紅燈。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) (3) 當(dāng)主、支干道均有車時(shí)，兩者交替允許通行， 主干道每次放行45 s，支干道每次放行25 s，在每次由 亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5 s的黃燈作為 過渡，并進(jìn)行減計(jì)時(shí)顯示。 整個設(shè)計(jì)包括計(jì)時(shí)信號發(fā)生器、交通燈控制器以 及譯碼顯示電路的設(shè)計(jì)。 用GW48-C

14、K EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯 片的型號可為ispLSI1032E PLCC-84或EPF10K10LC84- 3或XCS05/XL PLCC84）進(jìn)行硬件驗(yàn)證。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)要求 (1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成 部分的功能。 (2) 編寫各個VHDL源程序。 (3) 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。 (4) 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于 硬件驗(yàn)證的管腳鎖定文件。 (5) 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 (6) 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 參

15、考資料 教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第4.9 節(jié)、第4.10節(jié)、第6.8節(jié)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 7.7 實(shí)驗(yàn)報(bào)告范例實(shí)驗(yàn)報(bào)告范例 下面以1位二進(jìn)制全加器的設(shè)計(jì)為例，給出一個實(shí) 驗(yàn)報(bào)告范例，以供參考。 實(shí)驗(yàn)X 1位二進(jìn)制全加器的設(shè)計(jì) 1. 實(shí)驗(yàn)?zāi)康?(1) 學(xué)習(xí)ispEXPERT軟件的基本使用方法。 (2) 學(xué)習(xí)GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用 方法。 (3) 了解VHDL程序的基本結(jié)構(gòu)。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2. 實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個1位二進(jìn)制全加器，并用GW48- CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用

16、的實(shí)驗(yàn)芯片的型號可為 ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。設(shè)計(jì)1位二進(jìn)制 全加器時(shí)要求先用基本門電路設(shè)計(jì)一個1位二進(jìn)制半加 器，再由基本門電路及1位二進(jìn)制半加器構(gòu)成全加器。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3. 實(shí)驗(yàn)條件 (1) 開發(fā)軟件：Lattice ispEXPERT。 (2) 實(shí)驗(yàn)設(shè)備：GW48-CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。 (3) 擬用芯片：ispLSI1032E PLCC-84。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4. 實(shí)驗(yàn)設(shè)計(jì) 1) 系統(tǒng)的原理框圖 根據(jù)數(shù)字電子技術(shù)的

17、知識，1位二進(jìn)制全加器可以 由兩個1位的半加器構(gòu)成，而1位半加器可以由如圖7.1 所示的門電路構(gòu)成。由兩個1位的半加器構(gòu)成的全加器 如圖7.2所示。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 圖7.1 1位半加器邏輯原理圖 A B CO SO H_ADDER A B CO SO 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 圖7.2 1 位全加器邏輯原理圖 A B CO SO H_ADDER U1 AIN BIN CIN S2 A B CO SO H_ADDER U2 S1 S3 A B C U3 OR2 COUT SUM F_ADDER AIN BIN CIN COUT SUM 第第7

18、7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 2) VHDL源程序 -或門的邏輯描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY OR2 IS PORT(A，B：IN STD_LOGIC C：OUT STD_LOGIC)； END ENTITY OR2; ARCHITECTURE ART1 OF OR2 IS 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) BEGIN C=A OR B； END ARCHITECTURE ART1； -半加器的邏輯描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTIT

19、Y H_ADDER IS PORT(A，B：IN STD_LOGIC； SO ，CO：OUT STD_LOGIC)； END ENTITY H_ADDER； ARCHITECTURE ART2 OF H_ADDER IS 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) BEGIN SO=(A OR B) AND (A NAND B)； COAIN，B=BIN，CO=S1，SO=S2)； U2：H_ADDER PORT MAP(A=S2，B=CIN，SO=SUM，CO=S3)； U3：OR2 PORT MAP(A=S1，B=S3，C=COUT)； END ARCHITECTURE ART3； 第第

20、7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 3) 波形仿真文件 用于波形仿真的ABEL測試文件F_ADDER.ABV如下： MODULE F_ADDER; AIN,BIN,CIN,SUM,COUT PIN; X=.X.; TEST_VECTORS (AIN,BIN,CIN-SUM,COUT); 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 0,0,0-X,X; 0,0,1-X,X; 0,1,0-X,X; 0,1,1-X,X; 1,0,0-X,X; 1,0,1-X,X; 1,1,0-X,X; 1,1,1-X,X; END; 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 4) 管腳鎖定文件 管腳鎖定文件F_ADDER.PPN的設(shè)計(jì)過程如表7.1所示。 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 表7.1 F_ADDER.PPN的設(shè)計(jì)過程 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 驗(yàn)證設(shè)備：GW48-CK；實(shí)驗(yàn)芯片： ispLSI1032E- 70LJ84；實(shí)驗(yàn)?zāi)Ｊ剑篘O5 ；模式圖及管腳對應(yīng)表見 圖5.10，表5.3 第第7 7章章 EDAEDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn) 根據(jù)表7.1，可得到管腳鎖定文件F_ADDER.PPN如下： /F_ADDER.PPN /PART： i