EDA課程設計數(shù)字秒表設計

1、電子課程設計數(shù)字秒表的設計數(shù)字秒表的設計一、設計任務與要求 1、數(shù)字秒表的計時范圍是0秒59分59.99秒，顯示的最長時間為59分59秒。 2、數(shù)字秒表的計時精度是10ms。 3、復位開關可以在任何情況下使用，即便在計時過程中，只要按一下復位開關，計時器就清零，并做好下次計時的準備。 4、具有啟/停開關，即按一下啟/停開關，啟動計時器開始計時，再按一下啟/停開關則停止計時。二、總體框圖高/低電平頻率信號輸入微妙模塊秒模塊分模塊置數(shù)/位選顯示模塊進位進位由頻率信號輸出端輸出頻率為100hz的時鐘信號，輸入到微妙模塊的時鐘端clk，微妙模塊為100進制的計數(shù)器，產(chǎn)生的進位信號co輸入到下一級秒模塊

2、的時鐘端，以此類推，直到分模塊計數(shù)到59進60時，產(chǎn)生的進位信號不輸出，計數(shù)清零。將微妙、秒、分產(chǎn)生的計數(shù)通過置數(shù)/位選再通過顯示模塊實時顯示。設計方案：利用一塊芯片完成除時鐘源，按鍵和顯示器之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在cpld器件上用vhdl語言實現(xiàn)。這樣設計具有體積小，設計周期短，調(diào)試方便，故障率地和修改升級容易等特點， 本設計采用自頂向下，混合輸入方式（原理圖輸入頂層文件鏈接和vhdl語言輸入各模塊程序設計）實現(xiàn)數(shù)字秒表的設計，下載和調(diào)試。三、功能模塊1. 微秒模塊采用vhdl語言輸入方式，以時鐘clk，清零信號clr以及暫停信號stop為進程敏感變量，程序如下：libr

3、ary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minsecondb isport(clk,clrm,stop:in std_logic;-時鐘/清零信號 secm1,secm0:out std_logic_vector(3 downto 0);-秒高位/低位 co:out std_logic);-輸出/進位信號end minsecondb;architecture sec of minsecondb issignal clk1,dout2:std_logic;beginprocess(cl

4、k,clrm)variable cnt1,cnt0:std_logic_vector(3 downto 0);-計數(shù) variable count2 :integer range 0 to 10 beginif clkevent and clk=1then if count2=0 and count210 then count2:=count2+1; else count2:=0; dout2= not dout2; end if; end if;if clrm=1 then-當clr為1時，高低位均為0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=

5、1 then if stop=1 then cnt0:=cnt0; cnt1:=cnt1; end if;if cnt1=1001 and cnt0=1000 ;then-當記數(shù)為98（實際是經(jīng)過59個記時脈沖）co=1;-進位cnt0:=1001;-低位為9elsif cnt01001 then-小于9時cnt0:=cnt0+1;-計數(shù)-elsif cnt0=1001 then-clk1=not clk1;elsecnt0:=0000;if cnt11001 then-高位小于9時cnt1:=cnt1+1;elsecnt1:=0000; co=0; end if; end if; end i

6、f;secm1=cnt1;secm0=cnt0;end process;end sec;程序生成器件如圖：微妙模塊生成的器件可以實現(xiàn)帶有100進制進位和清零功能，暫停等功能，minsecondb輸入為100hz脈沖和低電平的清零信號clr與暫停信號stop，輸出微妙個位、十位及進位信號co。2、秒模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,clr:in std_logic;-時鐘/清零信號 sec1,sec0:out std_logic_v

7、ector(3 downto 0);-秒高位/低位 co:out std_logic);-輸出/進位信號end second;architecture sec of second isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);-計數(shù)beginif clr=1 then-當ckr為1時，高低位均為0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 thenif cnt1=0101 and cnt0=1000 then-當記數(shù)為58（實際是經(jīng)過59個記時脈沖）

8、co=1;-進位cnt0:=1001;-低位為9elsif cnt01001 then-小于9時cnt0:=cnt0+1;-計數(shù)elsecnt0:=0000;if cnt10101 then-高位小于5時cnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end sec;程序生成器件如圖：此器件實現(xiàn)60進制帶有進位功能和清零功能的秒計數(shù)模塊second，輸入為微妙模塊的進位信號和低電平有效的清零信號clr，輸出秒個位、十位及進位信號co。3、分模塊library ieee;u

9、se ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 thenif cnt1=0101 and cnt0=1000 thenco=

10、1;cnt0:=1001;elsif cnt01001 thencnt0:=cnt0+1;elsecnt0:=0000;end minute;architecture min of minute isbeginif cnt10101 thencnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;end if;min1=cnt1;min0=cnt0;end process;end min;程序生成器件如圖：此器件實現(xiàn)進制帶有進位和置數(shù)功能的分計數(shù)模塊minute，輸入為妙進位信號和高電平有效的使能信號en，輸出分個位、十位及進位信號co。4、

11、動態(tài)掃描模塊 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity seltime is port( clk:in std_logic;-掃描時鐘 secm1,secm0,sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);-分別為秒個位/時位；分個位/ daout:out std_logic_vector(3 downto 0);-輸出 sel:out std_logic_vector(2 downto 0);-位選信號end seltime;architecture fun of seltime is signal count:std_logic_vector(2 downto 0);-計數(shù)信號begin sel=111) then count=000; else countdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutqqqqqqqqqq=1101111;-顯示9end case; end process;end disp_are;生成器件如圖所示：display實現(xiàn)譯碼顯示功