北郵數(shù)電實(shí)驗(yàn)報告

1、數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)實(shí)驗(yàn)報告學(xué)科類別：通信工程姓 名 張健為 學(xué) 院 信息與通信工程學(xué)院 專 業(yè) 通信工程 班 級 2013211122 學(xué) 號 2013210402 班內(nèi)序號 13 指導(dǎo)教師 高英 2015年 6 月北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)實(shí)驗(yàn)一 quartus ii原理圖輸入法設(shè)計一、實(shí)驗(yàn)?zāi)康模?1)熟悉quartus ii原理圖輸入法進(jìn)行電路設(shè)計和仿真；(2)掌握quartus ii 圖形模塊單元的生成與調(diào)用；(3)熟悉實(shí)驗(yàn)板的使用。二、實(shí)驗(yàn)所用器材：(1)計算機(jī)；(2)數(shù)字系統(tǒng)與邏輯設(shè)計實(shí)驗(yàn)開發(fā)板。三、實(shí)驗(yàn)任務(wù)要求(1)用邏輯門設(shè)計實(shí)現(xiàn)一個半加器，仿真驗(yàn)證其功能，并生成新的

2、半加器圖形模塊單元。(2)用(1)中生成的半加器模塊和邏輯門設(shè)計實(shí)現(xiàn)一個全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測試，要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。四、設(shè)計思路和過程（1）半加器的設(shè)計半加器電路是指對兩個輸入數(shù)據(jù)位進(jìn)行加法，輸出一個結(jié)果位和進(jìn)位，不產(chǎn)生進(jìn)位輸入的加法器電路。是實(shí)現(xiàn)兩個一位二進(jìn)制數(shù)的加法運(yùn)算電路。數(shù)據(jù)輸入ai被加數(shù)、bi加數(shù),數(shù)據(jù)輸出so和數(shù)(半加和)、進(jìn)位c0。在數(shù)字電路設(shè)計中，最基本的方法是不管半加器是一個什么樣的電路，按組合數(shù)字電路的分析方法和步驟進(jìn)行。1列出真值表 半加器的真值表如表4-1所示。表中兩個輸入是加數(shù)a0和b0，輸出有一個是和s0，另一個是

3、進(jìn)位c0。 表4-1 半加器真值表輸入輸出aibisoco00000110101011012根據(jù)真值表寫出輸出邏輯表達(dá)式 該電路有兩個輸出端，屬于多輸出組合數(shù)字電路，電路的邏輯表達(dá)式為：so=aibico=ab所以，可以用一個兩輸入異或門和一個兩輸入與門實(shí)現(xiàn)。(2)全加器的實(shí)現(xiàn)全加器與半加器的區(qū)別在于全加器有一個低進(jìn)位ci,從外部特性來看，它是一個三輸入兩輸出的器件。1、列出真值表 一位全加器的真值表如表4-2所示，其中ai為被加數(shù)，bi為加數(shù)，相鄰低位來的進(jìn)位數(shù)為ci，輸出本位和為so。向相鄰高位進(jìn)位數(shù)為co。 表4-2 全加器真值表輸入輸出aibicisoco000000011001010

4、01101100101010111001111112、根據(jù)真值表寫出邏輯表達(dá)式 根據(jù)真值表寫出邏輯表達(dá)式如下：so=aibici co=ab+(aibi)ci 所以根據(jù)上式在對比半加器的邏輯表達(dá)式，可以知道只要再加入一個異或門和一個兩輸入與門和兩輸入或門即可在半加器的基礎(chǔ)上實(shí)現(xiàn)全加器。五、實(shí)驗(yàn)原理圖1、 半加器實(shí)驗(yàn)原理圖圖5-1 半加器實(shí)驗(yàn)原理圖2、 全加器實(shí)驗(yàn)原理圖圖5-1 全加器實(shí)驗(yàn)原理圖六、仿真波形圖及仿真波形分析1、 半加器仿真波形圖 半加器仿真波形如圖6-1所示，經(jīng)檢驗(yàn)與表4-1所列相符。圖6-1 半加器仿真波形圖2、 全加器仿真波形圖 全加器仿真波形如圖6-2所示。經(jīng)檢驗(yàn)與表4-2

5、所列相符，滿足全加器特性。圖6-2 半加器仿真波形圖實(shí)驗(yàn)三 用vhdl設(shè)計與實(shí)現(xiàn)時序邏輯電路一、實(shí)驗(yàn)?zāi)康模?1)熟悉用vhdl語言設(shè)計時序邏輯電路的方法；(2)熟悉計數(shù)器的設(shè)計與應(yīng)用；(3)熟悉分頻器的設(shè)計方法；(4)熟悉用quartus ii文本輸入法進(jìn)行電路設(shè)計。二、實(shí)驗(yàn)所用器材：(1)計算機(jī)；(2)數(shù)字系統(tǒng)與邏輯設(shè)計實(shí)驗(yàn)開發(fā)板。三、實(shí)驗(yàn)任務(wù)要求(1)用vhdl語言設(shè)計一個帶異步復(fù)位的8421碼十進(jìn)制計數(shù)器，仿真驗(yàn)證其功能。(2)用vhdl語言設(shè)計一個分頻系數(shù)為10，分頻輸出信號占空比為50%的分頻器。要求在quartus ii平臺上設(shè)計程序并仿真驗(yàn)證程序。(3)將(1)、(2)和數(shù)碼管譯

6、碼器進(jìn)行鏈接，并下載到實(shí)驗(yàn)板顯示計數(shù)結(jié)果。四、實(shí)驗(yàn)vhdl代碼（1）8421計數(shù)器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_1 isport ( clk,rst : in std_logic; q : out std_logic_vector(3 downto 0);end count1;architecture a of count_1 issignal count : std_logic_vector(3 downto 0);begin process(clk,

7、rst) begin if rst = 1 then count=0000; elsif (clkevent and clk = 1) then if (count = 1001) then count=0000; else count=count+1; end if; end if; end process; q=count; end;（2）分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity div_12 is port( clk : in std_logic; clk_out

8、 : out std_logic); end div_12; architecture a of div_12 is signal tmp : integer range 0 to 4; signal clktmp : std_logic; begin process(clk) begin if clkevent and clk = 1 then if tmp = 4 then tmp =0;clktmp= not clktmp; else tmp =tmp+1; end if;end if;end process;clk_out=clktmp;end;(3) 數(shù)碼管譯碼器library ie

9、ee;use ieee.std_logic_1164.all;entity vhdl1 isport( a:in std_logic_vector(3 downto 0); b:out std_logic_vector(6 downto 0); c:out std_logic_vector(5 downto 0);end vhdl1;architecture vhdl1_arch of vhdl1 isbegin cbbbbbbbbbbb=0000000; end case; end process;end; 5、 實(shí)驗(yàn)原理圖圖6-1 實(shí)驗(yàn)原理圖實(shí)驗(yàn)原理圖如圖6-1所示。div_12為分頻器，

10、count_1為8421計數(shù)器，clear為異步復(fù)位端。vhdl1為數(shù)碼管譯碼器。clock為時鐘輸入端，clk_out為分頻后時鐘輸出端，q3.0為8421計數(shù)器信號輸出端，a3.0為數(shù)碼管譯碼器信號輸入端，b6.0、c5.0為數(shù)碼管譯碼器信號輸出端。6、 仿真波形圖及仿真波形分析圖6-1 仿真波形圖（1）圖6-2 仿真波形圖（2）如圖6-1可知電路異步復(fù)位功能正常，當(dāng)clear出現(xiàn)高電平時，數(shù)碼管立即顯示0，并在clear高電平消失后立即從0開始計數(shù)。在計數(shù)到9之后又重新由0開始計數(shù)。圖6-1及圖6-2顯示了完整的計數(shù)周期。c表示了計數(shù)所利用的數(shù)碼管的編號。由仿真圖可以看出，電路功能正常。

11、實(shí)驗(yàn)四 用vhdl設(shè)計與實(shí)現(xiàn)相關(guān)電路一、實(shí)驗(yàn)?zāi)康模?1)掌握vhdl語言的語法規(guī)范，掌握時序電路描述方法；(2)掌握多個數(shù)碼管動態(tài)掃描顯示的原理及設(shè)計方法；二、實(shí)驗(yàn)所用器材：(1)計算機(jī)；(2)數(shù)字系統(tǒng)與邏輯設(shè)計實(shí)驗(yàn)開發(fā)板。三、實(shí)驗(yàn)任務(wù)要求用vhdl語言設(shè)計并實(shí)現(xiàn)六個數(shù)碼管串行掃描電路，要求同時顯示0、1、2、3、4、5這6個不同的數(shù)字圖形到6個數(shù)碼管上，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測試。四、實(shí)驗(yàn)vhdl代碼entity shumaguan is port( clk:in std_logic; b:out std_logic_vector(6 downto 0); c:out std_log

12、ic_vector(5 downto 0);end entity;architecture jingtaixianshi of shumaguan is signal jishu:integer range 0 to 5:=0; begin p1:process(clk) begin if(clkevent and clk=1) then if(jishu=5) then time=0; else jishu b=1111110;c b=0110000;c b=1101101;c b=1111001;c b=0110011;c b=1011011;c=111110; end case; end

13、 process p2; end jingtaixianshi; 選做（數(shù)碼管滾動顯示）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity smg1 isport( clk,clear: in std_logic; kongzhi: in std_logic; q:out std_logic_vector(6 downto 0); countout:out std_logic_vector(5 downto 0) );end smg1;architecture behave of sm

14、g1 issignal q_temp:std_logic_vector(6 downto 0);signal count:std_logic_vector(5 downto 0);signal cnt,cnt1: integer range 0 to 5;signal tmp:integer range 0 to 19999;signal clk1:std_logic;begin p0:process (clk,clear) begin if clear=0 then tmp=0; elsif clkevent and clk=1 then if tmp=19999 then tmp=0; e

15、lse tmp=tmp+1; end if; end if; end process p0; p1:process(tmp) begin if clkevent and clk=1 then if tmp10000 then clk1=0; else clk1=1; end if; end if; end process p1; p2:process(tmp) begin if clkevent and clk=1then if cnt=5 then cnt=0; else cnt=cnt+1; end if; end if; end process p2; p3:process(clk1)

16、begin if clk1event and clk1=1 then if cnt1=5 then cnt1=0; else cnt1=cnt1+1; end if; end if; end process p3; p4:process(cnt,cnt1) begin if clear=0 then q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_temp q_

17、temp q_temp q_temp q_temp q_temp q_temp=0000000; end case; end if; end if; end process p4; q=q_temp; p5:process(cnt) begin if clear=0 then count count count count count count count=111110; end case; end if; end process p5; countout=count; end behave;五、仿真波形圖及仿真波形分析圖5-1 仿真波形圖如圖5-1，電路實(shí)現(xiàn)了對6段數(shù)碼管的譯碼輸出，并通過

18、所設(shè)計的串行掃描控制，對6個7段數(shù)碼管掃描輸出，要求6個數(shù)碼管分別顯示0、1、2、3、4、5，當(dāng)控制信號為高電平時，對應(yīng)數(shù)碼管點(diǎn)亮，否則熄滅。當(dāng)時鐘頻率滿足時視覺暫留特性的要求時，可以看到6個數(shù)碼管同時分別顯示0、1、2、3、4、5.仿真波形經(jīng)檢驗(yàn)正確。選做（數(shù)碼管滾動顯示）：問題及故障分析實(shí)驗(yàn)一過程中，前期遇到了對軟件不熟悉的問題，元件調(diào)用時原理圖沒有在同一文件夾下，仿真波形圖沒有與工程名相同，造成了設(shè)計及仿真的錯誤。下載時還出現(xiàn)了建立工程時芯片選擇與實(shí)驗(yàn)板不一致，無法匹配的問題。除人為失誤之外實(shí)驗(yàn)一相對較簡單，沒有遇到難以解決的故障。實(shí)驗(yàn)三過程中，頂層設(shè)計時原理圖連接本應(yīng)選擇總線卻選擇了普通連接線，導(dǎo)致仿真得不到預(yù)期波形。實(shí)驗(yàn)四過程中，最初代碼中沒有添加信號shuju，導(dǎo)致下載后動態(tài)掃描時六個數(shù)碼管同時顯示相同數(shù)字，與實(shí)驗(yàn)要求相違背。出線問題的原因在于沒有進(jìn)行