課程設(shè)計(jì)（論文）基于EDA技術(shù)的數(shù)字時(shí)鐘設(shè)計(jì)

1、物理與電子學(xué)院課程考核論文論文作者姓名： 作 者 學(xué) 號： 所 學(xué) 專 業(yè)： 理科 物理方向 任 課 教 師： 完 成 時(shí) 間： 2015年6月 基于eda技術(shù)的數(shù)字時(shí)鐘設(shè)計(jì)目錄摘要2一緒論3 1.課題的研究背景3 2.數(shù)字電子鐘的發(fā)展簡況3二系統(tǒng)設(shè)計(jì)4 1.整體規(guī)劃4 2.時(shí)基信號產(chǎn)生電路5 3.調(diào)時(shí)、調(diào)分信號的產(chǎn)生電路5 4.計(jì)數(shù)顯示電路6三基本功能實(shí)現(xiàn)6 1.時(shí)鐘計(jì)數(shù)7 2.校時(shí)設(shè)置7 3.清零功能8 4.定時(shí)、報(bào)時(shí)功能9四系統(tǒng)軟件實(shí)現(xiàn)9 1.詳細(xì)模塊描述9 2.總體設(shè)計(jì)及引腳設(shè)置95 系統(tǒng)仿真及分析10 1.各模塊時(shí)序仿真10 2.總體時(shí)序仿真11 3.實(shí)驗(yàn)結(jié)果116 設(shè)計(jì)總結(jié)12參考

2、文獻(xiàn)12附錄：參考程序13摘要隨著基于pld的eda技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，eda技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。本文詳細(xì)介紹eda課程設(shè)計(jì)任務(wù)數(shù)字鐘的設(shè)計(jì)的詳細(xì)設(shè)計(jì)過程及結(jié)果，并總結(jié)出心得體會。主體：主要涉及模60與模24計(jì)數(shù)器、動(dòng)態(tài)顯示控制電路、分頻器主要整點(diǎn)報(bào)時(shí)電路，這些電路都是以模塊封裝好的，以便其他電路調(diào)用。以計(jì)數(shù)器構(gòu)成計(jì)時(shí)部件，通過分頻器分出的1hz脈沖計(jì)時(shí)，調(diào)用動(dòng)態(tài)顯示電路顯示，通過整點(diǎn)報(bào)時(shí)電路控制蜂鳴器。在計(jì)數(shù)器級聯(lián)時(shí)采用內(nèi)部同步外部異步的方式，但通過簡單的改變達(dá)到了同步的效果而且比同步還可靠。顯示控制時(shí)為了節(jié)約資源采用動(dòng)態(tài)原理。關(guān)鍵

3、字 多功能數(shù)字時(shí)鐘 整點(diǎn)報(bào)時(shí) eda技術(shù) vhdl語言abstractthisarticleisbasedonthequartusiisoftwareandthecorrespondingexperimentalplatformtocompleteamulti-functiondigitaltimerexperiment,sothatweclearlyunderstandtousdigitaltablefunctionishowtoachieve.usedinthedesignoftheleveldesignthought,functiondecreasesprogressivelystepb

4、ystep.theexperimentmainlyincludesthemainbody-thebasicfunctionsofthecircuitofclock. subject:mainlyrelatestomode60andmode24counter,dynamicdisplayofcontrolcircuit,theprimarydividerthewholepointtimekeepingcircuit,thecircuitisinmoduleagoodpackage,sothatothercircuitcalls.tocounterthroughafrequencydividerw

5、hichtimingcomponents,from1hzpulsetiming,calleddynamicdisplaycircuitdisplays,throughthewholepointtimekeepingcircuitcontrolbuzzer.incountercascadeusesinternalsynchronousexternalasynchronousmanner,butbysimplychangingthesynchronizationeffectandismorereliablethansynchronous.displaycontrolinordertosaveres

6、ourcesbythedynamicprinciple.keyword:leveldesignmultifunctionaldigitalclocksynchronizationthewholepointtimekeepingthelanguageofvhdl一緒論1.課題的研究背景當(dāng)面對這樣一個(gè)信息爆炸的時(shí)代，時(shí)間變得越來越寶貴，人們無疑需要一個(gè)良好的計(jì)劃時(shí)間表，而這就需要一個(gè)系統(tǒng)完善成熟的定時(shí)系統(tǒng)來及時(shí)提醒人們。然而在這個(gè)新技術(shù)、新產(chǎn)品不斷涌現(xiàn)，各類產(chǎn)品功能日益強(qiáng)大，這就需要我們帶著戰(zhàn)略性眼光選擇。多功能數(shù)字電子鐘無意是人們最好的選擇之一，多功能數(shù)字時(shí)鐘小巧、價(jià)格低廉，外觀造型日益精美、精

7、確度高、功能齊全、使用方便，不僅僅可以顯示鐘表的功能也具備計(jì)時(shí)、測溫、定鬧鐘、顯示日歷、語音報(bào)表等功能，其集成化高而受到廣大人們?nèi)罕娤矏?。在人們不斷的要求下，多功能?shù)字鐘已經(jīng)成為現(xiàn)代設(shè)計(jì)時(shí)鐘研究生產(chǎn)的主導(dǎo)方向。2. 數(shù)字電子鐘的發(fā)展簡況 在國外，公元以前，人們也是主要利用天文現(xiàn)象來計(jì)時(shí)，比如觀察太陽日出日落、星相的轉(zhuǎn)移，此后當(dāng)在德國的亨萊思創(chuàng)造了小型機(jī)械鐘開始，國外的鐘表行業(yè)逐漸掀起，到了19世紀(jì)，鐘表制造業(yè)已經(jīng)成為人們必不可少的一個(gè)行業(yè)，鐘表制造業(yè)也逐漸的實(shí)現(xiàn)了工業(yè)化生產(chǎn)，在20世紀(jì)，隨著電子潮流的飛速發(fā)展，鐘表行業(yè)也出現(xiàn)了翻天覆地的變化，由單一的機(jī)械表轉(zhuǎn)向多元式的鐘表，有電池驅(qū)動(dòng)鐘、電機(jī)械

8、表、指針式電子鐘表、數(shù)字式電子鐘表等種類，并且功能不斷的增多如現(xiàn)在出現(xiàn)的多功能數(shù)字電子鐘，它采用的是數(shù)字電路來顯示分秒，它的作用早已不僅限于計(jì)時(shí)的功能，它還可以顯示日歷、定鬧、報(bào)時(shí)、測溫等功能。它人性化的設(shè)計(jì)給人們的生活帶來了很多的方便，成為人們?nèi)粘Ｉ畹谋匦杵贰? 系統(tǒng)設(shè)計(jì)1. 整體規(guī)劃 數(shù)字電子時(shí)鐘主干電路系統(tǒng)由秒信號發(fā)生器、“時(shí)、分、秒”計(jì)數(shù)器、譯碼器及顯示器、校時(shí)電路、整點(diǎn)報(bào)時(shí)電路組成。將標(biāo)準(zhǔn)秒信號送入“秒計(jì)數(shù)器”，“秒計(jì)數(shù)器”采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60秒發(fā)出一個(gè)“分脈沖”信號，該信號將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖?！胺钟?jì)數(shù)器”也采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60分鐘，發(fā)出一個(gè)“時(shí)脈沖”

9、信號，該信號將被送到“時(shí)計(jì)數(shù)器”?！皶r(shí)計(jì)數(shù)器”采用12進(jìn)制計(jì)時(shí)器，可實(shí)現(xiàn)12小時(shí)的累計(jì)。通過六個(gè)led顯示器顯示出來。整點(diǎn)報(bào)時(shí)電路根據(jù)計(jì)時(shí)系統(tǒng)的輸出狀態(tài)產(chǎn)生一脈沖信號，然后去觸發(fā)一音頻發(fā)生器實(shí)現(xiàn)報(bào)時(shí)。校時(shí)電路用來對“時(shí)”、“分”、“秒”顯示數(shù)字進(jìn)行校對調(diào)整。 電子時(shí)鐘系統(tǒng)總體規(guī)劃如圖1所示：（1）根據(jù)電路特點(diǎn)，用層次設(shè)計(jì)概念，將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，同時(shí)加深層次化設(shè)計(jì)概念。 （2）軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設(shè)計(jì)，如何融合。 （3）適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，有更深一步了解。 （4

10、）按適配劃分后的引腳鎖定，同相關(guān)功能模塊硬件電路的接口連線。 （5）所有模塊采用vhdl硬件描述語言設(shè)計(jì)。 圖1 總體方案框圖2.時(shí)基信號產(chǎn)生電路數(shù)字鐘以其顯示時(shí)間的直觀性、走時(shí)準(zhǔn)確性作為一種計(jì)時(shí)工具，數(shù)字鐘的基本組成部分離不開計(jì)數(shù)器，在控制邏輯電路的控制下完成預(yù)定的各項(xiàng)功能。由晶振產(chǎn)生的頻率非常穩(wěn)定的脈沖，經(jīng)整形、穩(wěn)定電路后，產(chǎn)生一個(gè)頻率為1hz的、非常穩(wěn)定的計(jì)數(shù)時(shí)鐘脈沖。3.調(diào)時(shí)、調(diào)分信號的產(chǎn)生電路由計(jì)數(shù)器的計(jì)數(shù)過程可知，正常計(jì)數(shù)時(shí)，當(dāng)秒計(jì)數(shù)器（60進(jìn)制）計(jì)數(shù)到59 時(shí)，再來一個(gè)脈沖，則秒計(jì)數(shù)器清零，重新開始新一輪的計(jì)數(shù)，而進(jìn)位則作為分計(jì)數(shù)器的計(jì)數(shù)脈沖，使分計(jì)數(shù)器計(jì)數(shù)加1。把秒計(jì)數(shù)器的進(jìn)位

11、脈沖和一個(gè)頻率為2hz的脈沖信號同時(shí)接到一個(gè)2選1數(shù)據(jù)選擇器的兩個(gè)數(shù)據(jù)輸入端，而位選信號則接一個(gè)脈沖按鍵開關(guān)，當(dāng)按鍵開關(guān)不按下去時(shí)（即為0），則數(shù)據(jù)選擇器將秒計(jì)數(shù)器的進(jìn)位脈沖送到分計(jì)數(shù)器，此時(shí)，數(shù)字鐘正常工作；當(dāng)按鍵開關(guān)按下去時(shí)（即為1），則數(shù)據(jù)選擇器將另外一個(gè)2hz 的信號作為分計(jì)數(shù)器的計(jì)數(shù)脈沖，使其計(jì)數(shù)頻率加快，當(dāng)達(dá)到正確時(shí)間時(shí)，松開按鍵開關(guān)，從而達(dá)到調(diào)時(shí)的目的。調(diào)節(jié)小時(shí)的時(shí)間也一樣的實(shí)現(xiàn)。4.計(jì)數(shù)顯示電路由計(jì)數(shù)部分、數(shù)據(jù)選擇器、譯碼器組成，是時(shí)鐘的關(guān)鍵部分。1、計(jì)數(shù)部分：由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)24 進(jìn)制計(jì)數(shù)器組成，其中60 進(jìn)制計(jì)數(shù)器可用6 進(jìn)制計(jì)數(shù)器和10 進(jìn)制計(jì)數(shù)器構(gòu)成；24 進(jìn)

12、制的小時(shí)計(jì)數(shù)同樣可用6 進(jìn)制計(jì)數(shù)器和10 進(jìn)制計(jì)數(shù)器得到：當(dāng)計(jì)數(shù)器計(jì)數(shù)到24 時(shí)，“2”和“4”同時(shí)進(jìn)行清零，則可實(shí)現(xiàn)24 進(jìn)制計(jì)數(shù)。2、數(shù)據(jù)選擇器：84 輸入14 輸出的多路數(shù)據(jù)選擇器，因?yàn)楸緦?shí)驗(yàn)用到了8個(gè)數(shù)碼管（有兩個(gè)用來產(chǎn)生隔離符號）。3、譯碼器：七段譯碼器。譯碼器必須能譯出，由實(shí)驗(yàn)二中譯碼器真值表可得：字母f 的8421bcd 碼為“1111”，譯碼后為“1000111”，現(xiàn)在如果只譯出，即字母f的中間一橫，則譯碼后應(yīng)為“0000001”，這樣，在數(shù)碼管上顯示的就為。三基本功能實(shí)現(xiàn)1.時(shí)鐘計(jì)數(shù)：首先下載程序進(jìn)行復(fù)位清零操作,電子鐘從00：00：00計(jì)時(shí)開始。sethour可以調(diào)整時(shí)鐘的

13、小時(shí)部分, setmin可以調(diào)整分鐘,步進(jìn)為1。由于電子鐘的最小計(jì)時(shí)單位是1s,因此提供給系統(tǒng)的內(nèi)部的時(shí)鐘頻率應(yīng)該大于1hz,這里取100hz。clk端連接外部10hz的時(shí)鐘輸入信號clk。對clk進(jìn)行計(jì)數(shù),當(dāng)clk=10時(shí),秒加1,當(dāng)秒加到60時(shí),分加1；當(dāng)分加到60時(shí),時(shí)加1；當(dāng)時(shí)加到24時(shí),全部清0,從新計(jì)時(shí)。用6位數(shù)碼管分別顯示“時(shí)”、“分”、“秒”,通過output( 6 downto 0 )上的信號來點(diǎn)亮指定的led七段顯示數(shù)碼管。2.校時(shí)設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實(shí)驗(yàn)板進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號均是

14、1hz的，所以每led燈變化一次就來一個(gè)脈沖，即計(jì)數(shù)一次。通過一個(gè)開關(guān)的兩種電平，來打開個(gè)關(guān)閉一個(gè)二輸入與非門，另一個(gè)輸入端接1hz的信號。因此這個(gè)開關(guān)實(shí)現(xiàn)了1hz信號是否加入電路的作用，開關(guān)打在高電平上，1hz信號通過與非門，開關(guān)打在低電平上，與非門輸出為高電平。把與非門的輸出信號，和時(shí)鐘正常走時(shí)所需要的時(shí)鐘信號，一起通過與門，加給分個(gè)位時(shí)鐘信號的輸入端即可，這樣分校時(shí)開關(guān)打在高電平上，分個(gè)位以1hz的頻率跳動(dòng)起來，分校時(shí)開關(guān)打在低電平上時(shí)，正常走時(shí)。同理小時(shí)校準(zhǔn)與此相同。3.清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。可以根據(jù)我們自己任意時(shí)間的復(fù)位。清零電路設(shè)計(jì)的

15、關(guān)鍵就是要解決好同步問題，在發(fā)出清零信號時(shí)，所有計(jì)數(shù)器的時(shí)鐘信號是一致的，而且處于有效的邊沿。為此可以設(shè)計(jì)當(dāng)清零信號有效時(shí)，很高頻率的信號同時(shí)加入個(gè)計(jì)數(shù)器的時(shí)鐘端，而當(dāng)清零信號無效時(shí)，各計(jì)數(shù)器上時(shí)鐘端加的是正常走時(shí)所需要的時(shí)鐘信號。也可以用與門，或門和非門實(shí)現(xiàn)上述的功能。當(dāng)清零信號為低時(shí)，清零信號經(jīng)過一個(gè)非門變?yōu)楦唠娖叫盘枺瑢⑴c門打開，高頻信號通過與門，在與秒各位計(jì)數(shù)器的時(shí)鐘端上的信號相或，與其他各位計(jì)數(shù)器時(shí)鐘輸入端上的信號相與。這樣，當(dāng)清零信號有效時(shí)，每一位計(jì)數(shù)器上的時(shí)鐘輸入端實(shí)現(xiàn)了同步的功能，實(shí)現(xiàn)了同步清零的功能。當(dāng)清零信號無效時(shí)，時(shí)鐘正常走時(shí)。4.定時(shí)、報(bào)時(shí)功能：整點(diǎn)報(bào)時(shí)電路根據(jù)計(jì)時(shí)系統(tǒng)

16、的輸出狀態(tài)產(chǎn)生一脈沖信號，然后去觸發(fā)一音頻發(fā)生器實(shí)現(xiàn)報(bào)時(shí)。它通過對定時(shí)和計(jì)時(shí)的比較來完成報(bào)時(shí)， 由兩個(gè)計(jì)數(shù)器組成，計(jì)數(shù)器由兩個(gè)開關(guān)控制，用來對定時(shí)的分鐘和時(shí)鐘設(shè)定，當(dāng)開關(guān)都打到不送脈沖的狀態(tài)，兩個(gè)計(jì)數(shù)器都保持，從而達(dá)到存儲的目的。比較電路用來比較定時(shí)時(shí)間和計(jì)時(shí)時(shí)間，當(dāng)它們一致時(shí)，輸出為1，這樣可以驅(qū)動(dòng)報(bào)時(shí)模塊。最后，利用顯示電路將定的時(shí)間設(shè)定輸出。要使定時(shí)起到提醒作用，還要有鈴聲，這里用1hz脈沖作為蜂鳴器的信號源。4 系統(tǒng)軟件實(shí)現(xiàn)1. 詳細(xì)模塊描述（1）second模塊為秒計(jì)數(shù)模塊。clk作為秒脈沖，reset復(fù)位，setmin用于調(diào)整分鐘，接按鍵，enmin是當(dāng)秒計(jì)數(shù)記到59后產(chǎn)生分脈沖，

17、秒計(jì)數(shù)重新從0開始計(jì)數(shù)。daout為秒計(jì)數(shù)。（2）minute模塊為分計(jì)數(shù)模塊。clk作為分脈沖，接second模塊的enmin,reset用于復(fù)位，sethour用于調(diào)整小時(shí)，接按鍵，enhour是當(dāng)分計(jì)數(shù)記到59后產(chǎn)生時(shí)脈沖，分計(jì)數(shù)重新從0開始計(jì)數(shù)。daout為分計(jì)數(shù)。（3）hour模塊為時(shí)計(jì)數(shù)模塊，clk為時(shí)脈沖，接minute模塊的enhour，reset復(fù)位，daout為時(shí)計(jì)數(shù)。（4） alert模塊為整點(diǎn)報(bào)時(shí)模塊。其中clk1用于在其上升沿判斷是否為整點(diǎn)時(shí)刻，若是則加clk秒脈沖從speak端口輸出到揚(yáng)聲器作為聲音信號，報(bào)時(shí)10秒。stop為停止報(bào)時(shí)控制，接按鍵，按動(dòng)按鍵時(shí)若在報(bào)時(shí)

18、則報(bào)時(shí)停止。reset復(fù)位端。dainsh和dianm分別接分計(jì)數(shù)和秒計(jì)數(shù)，用于判斷整點(diǎn)和報(bào)時(shí)。2. 總體設(shè)計(jì)及引腳設(shè)置在軟件中設(shè)置后頂層原理圖顯示為 設(shè)計(jì)思想，利用脈沖時(shí)鐘產(chǎn)生一個(gè)1hz的信號來實(shí)現(xiàn)一秒鐘的控制，要產(chǎn)生1hz的信號就要用到分頻器，實(shí)驗(yàn)中用三個(gè)百分頻器把1mhz的信號變成1hz。然后信號進(jìn)入控制秒的計(jì)數(shù)器，當(dāng)?shù)?0個(gè)脈沖時(shí)鐘到來時(shí)，產(chǎn)生一個(gè)進(jìn)位信號，12送到控制分的計(jì)數(shù)器，同理，當(dāng)?shù)?0個(gè)脈沖時(shí)鐘到來時(shí)，產(chǎn)生一個(gè)進(jìn)位信號，送到控制小時(shí)的計(jì)數(shù)器。當(dāng)小時(shí)計(jì)數(shù)器計(jì)數(shù)到12/24時(shí)，完成一個(gè)周期，跳轉(zhuǎn)到零。輸出是由動(dòng)態(tài)掃描器來完成的。掃描器時(shí)鐘取至前面分頻未結(jié)束時(shí)的一個(gè)100hz的信號

19、。這樣就能夠在7段數(shù)碼顯示管上，以100hz的頻率掃描顯示出時(shí)鐘的數(shù)字變化。5 系統(tǒng)仿真及分析1.各模塊時(shí)序仿真：1. second模塊 從仿真圖形上來看，daout從0加到59后enmin有進(jìn)位，setmin有脈沖時(shí)，enmin也會出現(xiàn)脈沖，說明秒計(jì)數(shù)，分調(diào)整，分脈沖都是正確的。2.minute模塊 從仿真圖形上來看，daout從0加到59后enhour有進(jìn)位，說明分計(jì)數(shù)，時(shí)脈沖都是正確的。3.hour模塊 從仿真圖看，daout從0加到b即0到11后重新從0開始加，說明十二小時(shí)計(jì)數(shù)正確。 4.alert模塊 從仿真波形來看，當(dāng)stop=0和damin=0時(shí)，可看出speak有脈沖輸出，st

20、op=1停止。說明報(bào)時(shí)是正確的。 從仿真波形來看，num輸入09，而led分別輸出相應(yīng)正確字型碼。2.總體時(shí)序仿真程序仿真主要由計(jì)數(shù)器完成，在時(shí)鐘脈沖作用下，完成始終功能。由時(shí)序圖可以看出每個(gè)時(shí)鐘上升沿到來時(shí)加一，當(dāng)接受到rest信號，即rest為高電平，所有計(jì)數(shù)為零，并重新計(jì)數(shù)，setmin 和sethour可以完成調(diào)節(jié)時(shí)鐘功能，都是高電平調(diào)節(jié)，每來一個(gè)脈沖，相應(yīng)的時(shí)或分加1。設(shè)定仿真時(shí)間寬度,選擇適當(dāng)?shù)姆抡鏁r(shí)間域以便有足夠長的觀察時(shí)間。波形文件存盤后運(yùn)行仿真器，直到出現(xiàn)仿真結(jié)果。24進(jìn)制的時(shí)控制模塊中當(dāng)clk為上升沿時(shí)，hour1輸出由9變?yōu)?，并且hour1都是由0到9循環(huán)，hour2輸

21、出由2變?yōu)?，并且hour2都是由0到2循環(huán)。60進(jìn)制的分控制模塊中當(dāng)clk和carry為上升沿時(shí)，min1輸出由9變?yōu)?，并且min1都是由0到9循環(huán)，min2輸出由5變?yōu)?，并且min2都是由0到5循環(huán)。60進(jìn)制的秒控制模塊中當(dāng)clk和carry為上升沿時(shí)，sec1輸出由9變?yōu)?，并且sec1都是由0到9循環(huán)，sec2輸出由5變?yōu)?，并且sec2都是由0到5循環(huán)。仿真波形3.實(shí)驗(yàn)結(jié)果 首先，由石英晶體振蕩器輸出穩(wěn)定的脈沖信號，經(jīng)過振蕩器輸出標(biāo)準(zhǔn)的秒脈沖信號，秒計(jì)數(shù)電路為六十進(jìn)制計(jì)數(shù)器，秒計(jì)數(shù)電路將振蕩器產(chǎn)生的秒脈沖信號作為輸入信號，進(jìn)行計(jì)數(shù)，并通過秒顯示器顯示秒；其次，當(dāng)秒計(jì)數(shù)器完成60個(gè)

22、秒計(jì)數(shù)后，秒計(jì)時(shí)電路清零，輸出一個(gè)“分計(jì)時(shí)信號”，分計(jì)時(shí)電路收到秒計(jì)時(shí)電路產(chǎn)生的信號后，開始計(jì)數(shù)并顯示分；再次，當(dāng)分計(jì)時(shí)電路完成60個(gè)分計(jì)數(shù)后，分計(jì)數(shù)器清零，輸出一個(gè)“時(shí)計(jì)時(shí)信號”，時(shí)計(jì)時(shí)電路收到分計(jì)時(shí)電路產(chǎn)生的信號后，開始計(jì)數(shù)并顯示時(shí)；最后，時(shí)計(jì)時(shí)電路完成24個(gè)時(shí)計(jì)數(shù)后，清零。完成電子鐘基本功能仿真結(jié)果。6 設(shè)計(jì)總結(jié) 通過畢業(yè)論文設(shè)計(jì)，我進(jìn)一步加深了對電子設(shè)計(jì)的認(rèn)識，進(jìn)一步熟練了對quartusii軟件的操作。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過同學(xué)探討和請教老師的方式，終于把問題都解決了。對數(shù)字時(shí)鐘原理和設(shè)計(jì)思路的更詳細(xì)的了解，掌握了做畢業(yè)設(shè)計(jì)的一般流

23、程，為以后的電路設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。做畢業(yè)設(shè)計(jì)時(shí)，我先查閱了相關(guān)知識，把原理吃透，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的vhdl語言進(jìn)行編程。通過這次的設(shè)計(jì)，我深入了解了eda技術(shù)，收獲很大，對軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。 經(jīng)過這次的畢業(yè)設(shè)計(jì)我學(xué)到的也不止是一些新的理論知識和具體的動(dòng)手實(shí)踐。更重要的是一種思路，大的問提可以轉(zhuǎn)換成小的問題解決，困難的問題通過轉(zhuǎn)換成簡單的問題解決。相信這將會對我今后的學(xué)習(xí)工作帶來幫助。設(shè)計(jì)論文過程中我認(rèn)識到我專業(yè)知識缺少的還很多

24、，實(shí)踐經(jīng)驗(yàn)也相當(dāng)匱乏。因此在今后我還需要不斷的去學(xué)習(xí)新的知識，不斷的充實(shí)自身。在此，再次感謝梁勇老師的悉心指導(dǎo)，您讓使我學(xué)到了很多很多！參考文獻(xiàn) 1.eda技術(shù)實(shí)用教程-vhdl版（第四版） 2.eda技術(shù)及應(yīng)用.西安電子科技大學(xué)出版社 3.vhdl程序設(shè)計(jì).清華大學(xué)出版社 4.可編程器件eda技術(shù)與實(shí)踐. 機(jī)械工業(yè)出版社 5.eda與數(shù)字系統(tǒng)設(shè)計(jì).機(jī)械工業(yè)出版社附錄：參考程序vhdl源程序分頻模塊程序如下library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsig

25、ned.all;entity fp is port (rst,clk : in std_logic; what: out std_logic);end fp;architecture a of fp is signal count100 : integer range 0 to 99; signal tt:std_logic;begin process (rst,clk) begin if rst=1 then count100=0; elsif rising_edge(clk) then count100= count100 + 1 ;tt=tt; if count100=99 then c

26、ount100=0;tt=not tt; end if ; end if; what=tt; end process;end a;秒模塊程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(clk,reset:in std_logic; sec1,sec2:out std_logic_vector(3 downto 0); carry:out std_logic);end second;architecture rt1 of second is sig

27、nal sec1_t,sec2_t:std_logic_vector(3 downto 0);begin process(clk,reset) begin if reset=1then sec1_t=0000; sec2_t=0000; elsif clkevent and clk=1then if sec1_t=1001then sec1_t=0000; if sec2_t=0101then sec2_t=0000; else sec2_t=sec2_t+1; end if; else sec1_t=sec1_t+1; end if; if sec1_t=1001 and sec2_t=01

28、01then carry=1; else carry=0; end if; end if; end process; sec1=sec1_t; sec2=sec2_t;end rt1;分模塊程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is port (clk,reset:in std_logic; min1,min2:out std_logic_vector(3 downto 0); carry:out std_logic); end minute;architecture rt1 of minute is signal min1_t,min2_t:std_logic_vector(3 downto 0);beginprocess(clk,reset)begin if reset=1then min1_t=0000; min2_t=0000; elsif clkevent and