第二章雙極型邏輯集成電路演示文稿

第二章雙極型邏輯集成電路演示文稿當(dāng)前1頁(yè)，總共74頁(yè)。優(yōu)選第二章雙極型邏輯集成電路當(dāng)前2頁(yè)，總共74頁(yè)。復(fù)習(xí)二極管的工作特性PN結(jié)的形成正向偏置的PN結(jié)反向特性PN結(jié)的特性當(dāng)前3頁(yè)，總共74頁(yè)。雙極型晶體管雙極型晶體管剖面圖、結(jié)構(gòu)和邏輯符號(hào)雙極型晶體管以電子和空穴為載流子（bipoly，雙極型），而且由載流子中的少數(shù)載流子決定器件的性能。以控制電流來(lái)達(dá)到放大、開(kāi)關(guān)特性的電流控制器件分為三個(gè)區(qū)當(dāng)前4頁(yè)，總共74頁(yè)。三極管結(jié)構(gòu)模型三極管的工作是靠改變兩個(gè)PN結(jié)的工作狀態(tài)來(lái)完成的當(dāng)前5頁(yè)，總共74頁(yè)。載流子輸運(yùn)過(guò)程示意圖圖中，藍(lán)色表示電子流，白色表示空穴流當(dāng)前6頁(yè)，總共74頁(yè)。反向工作狀態(tài)當(dāng)前7頁(yè)，總共74頁(yè)。晶體管的輸入特性與p-n結(jié)的正向特性相似共發(fā)射極當(dāng)VCE增加時(shí)，由于基區(qū)寬度減小，注入到基區(qū)中的少數(shù)載流子的復(fù)合減少，故IB減少共基極在同樣的VBE下，VCE越大，IE越大當(dāng)前8頁(yè)，總共74頁(yè)。三極管伏安特性反向工作特性正向工作特性IB=0Cut-off當(dāng)前9頁(yè)，總共74頁(yè)。三極管工作狀態(tài)總結(jié)工作狀態(tài)發(fā)射結(jié)集電結(jié)工作區(qū)正向活躍狀態(tài)正偏反偏正向工作區(qū)反向活躍狀態(tài)反偏正偏反向工作區(qū)關(guān)閉狀態(tài)反偏反偏截止區(qū)飽和狀態(tài)正偏正偏飽和區(qū)三極管放大電路這是邏輯電路設(shè)計(jì)中常用的工作狀態(tài)0VBCVBE飽和區(qū)（正偏）（反偏）（反偏）（正偏）反向工作區(qū)截止區(qū)正向工作區(qū)當(dāng)前10頁(yè)，總共74頁(yè)。晶體管處于放大區(qū)的三個(gè)必要條件發(fā)射結(jié)正偏，結(jié)電阻很小，即輸入電阻很小集電結(jié)反偏，結(jié)電阻很大，即輸出電阻很大有一定的放大倍數(shù)（1~3），βF=IC/IB當(dāng)前11頁(yè)，總共74頁(yè)。集成晶體管邏輯電路發(fā)展?fàn)顩r從直接耦合晶體管邏輯（DCTL）、RTL、DTL廣泛應(yīng)用飽和型邏輯集成電路：TTLSTTL和LSTTL以及ASTTL和ALSTTL繼承注入邏輯（I2L）發(fā)射極耦合（ECL）電路—非飽和邏輯集成電路

以TI公司60~70年代末推出54/74系列TTL電路為例子

54——軍用

74——民用邏輯電路和邏輯表達(dá)式 進(jìn)行邏輯運(yùn)算和變換的電路稱為邏輯電路 門電路是基本單元（與非門）當(dāng)前12頁(yè)，總共74頁(yè)。2.1雙極型邏輯集成電路中的寄生效應(yīng)雙極型n-p-n的橫向擴(kuò)散的集成npn晶體管n+掩埋層n+P基區(qū)n+p+隔離區(qū)p+n+p+隔離區(qū)np-襯底nn+掩埋層vinvout最高電位最低電位（1）當(dāng)前13頁(yè)，總共74頁(yè)。集成晶體管與分立晶體管的區(qū)別端電流關(guān)系式：IE=IB+IC+ISN+PNN+pNPNPNPE(N+)B(E-P)C(B-N)S(C-P)EBCS當(dāng)前14頁(yè)，總共74頁(yè)。理想本征集成雙極型晶體管埃伯斯-莫爾（EM）模型（1954年Ebers和Moll提出來(lái)）電流電壓關(guān)系：αF、αR分別是NPN管正、反向運(yùn)用時(shí)的共基極短路電流增益αSF、αSR分別是PNP管正、反向運(yùn)用時(shí)的共基極短路電流增益Vt=KT/q（等效熱電壓）波爾茲曼常數(shù)、絕對(duì)溫度、電子電荷量當(dāng)前15頁(yè)，總共74頁(yè)。EM模型參數(shù)說(shuō)明參數(shù)αF、αR、

αSF、

αSR由雜質(zhì)濃度、結(jié)深和工藝參數(shù)決定Vt是由兩個(gè)物理常數(shù)和溫度的函數(shù)決定，屬于環(huán)境變量。室溫下，Vt≈26mVIES、ICS、ISS分別表示基-射飽和泄漏電流、基-集飽和泄漏電流和傳輸飽和電流當(dāng)前16頁(yè)，總共74頁(yè)。（1）集成雙極晶體管的有源寄生效應(yīng)簡(jiǎn)化EM模型：PN結(jié)正偏工作時(shí)，VF>0，（eVF/Vt-1）≈eVF/VtPN界反偏時(shí)，VR<0，（eVR/Vt-1）≈-1在電流疊加時(shí)只計(jì)算eVF/Vt項(xiàng)，可以忽略反偏電流，當(dāng)全部結(jié)都反偏時(shí)，只考慮ISS項(xiàng)VSC總是小于零，所以ISS（eVSC/Vt-1）≈-ISS≈0下面利用以上的簡(jiǎn)化模型分析集成NPN管的工作狀況當(dāng)前17頁(yè)，總共74頁(yè)。NPN正向工作區(qū)和截止區(qū)的情況0VBCVBE飽和區(qū)（正偏）（反偏）（反偏）（正偏）反向工作區(qū)截止區(qū)正向工作區(qū)當(dāng)前18頁(yè)，總共74頁(yè)。NPN反向工作區(qū)的情況0VBCVBE飽和區(qū)（正偏）（反偏）（反偏）（正偏）反向工作區(qū)截止區(qū)正向工作區(qū)當(dāng)前19頁(yè)，總共74頁(yè)。采用摻金工藝和掩埋工藝增加大量的復(fù)合中心增大寄生晶體管的基區(qū)寬度提高了寄生晶體管的基區(qū)濃度當(dāng)前20頁(yè)，總共74頁(yè)。飽和區(qū)的情況0VBCVBE飽和區(qū)（正偏）（反偏）（反偏）（正偏）反向工作區(qū)截止區(qū)正向工作區(qū)簡(jiǎn)化EM方程，得還需利用前面的公式進(jìn)行推導(dǎo)！當(dāng)前21頁(yè)，總共74頁(yè)。接著上面公式推導(dǎo)得到結(jié)論：減小αSF：增大VBE-VBC：采用肖特基二極管（SBD）對(duì)BC結(jié)進(jìn)行箝位，使VBC下降為0.5伏左右對(duì)于反向工作區(qū)和飽和區(qū)缺陷工藝上采用掩埋和摻金方法解決

寄生PNP管蛻化為反偏的由隔離結(jié)形成的襯底二極管。

反偏二極管存在著勢(shì)壘電容當(dāng)前22頁(yè)，總共74頁(yè)。N+掩埋層（2000浙江大學(xué)考研題）為了減少寄生PNP管的影響，增加有用電流的比值。采用摻金工藝和增加掩埋工藝。在邏輯集成電路中，NPN管經(jīng)常處在飽和區(qū)或反向運(yùn)用工作狀態(tài)，所以對(duì)邏輯集成電路來(lái)說(shuō)，減少寄生PNP管的影響就顯得特別重要。在NPN管集電區(qū)下設(shè)置n+陰埋層可以增大寄生PNP管的基區(qū)寬度和雜質(zhì)濃度，使寄生PNP管共基極短路電流增益大大下降減小集電極電阻形成基區(qū)減速場(chǎng)當(dāng)前23頁(yè)，總共74頁(yè)。（2）集成雙極晶體管的無(wú)源寄生效應(yīng)實(shí)際的集成晶體管中還存在著電荷儲(chǔ)存效應(yīng)和從晶體管有效基區(qū)到晶體管個(gè)引出端之間的歐姆體電阻。它們對(duì)晶體管的工作產(chǎn)生影響，稱為無(wú)源寄生效應(yīng)。寄生電阻：res、rcs、rb和寄生電容CJ、CD：集成雙極晶體管電路中的寄生電阻大于分立器件集成雙極晶體管電路中的寄生電容大于MOS器件《半導(dǎo)體集成電路》中10頁(yè)圖2-2當(dāng)前24頁(yè)，總共74頁(yè)。發(fā)射極串聯(lián)電阻res發(fā)射極串聯(lián)電阻由發(fā)射極金屬和硅的接觸電阻與發(fā)射區(qū)的體電阻res=re,m+re,bre,m=RC/SERC：硅與發(fā)射極金屬的歐姆接觸系數(shù)（可查表）SE：發(fā)射極接觸孔的面積在小電流的情況下，通?？梢院雎援?dāng)前25頁(yè)，總共74頁(yè)。集電極串聯(lián)電阻rCS=rC1+rC2+rC3

rCS是一個(gè)被隔離區(qū)勢(shì)壘電容旁路的分布電阻在大信號(hào)工作情況下發(fā)生發(fā)射極電流的集邊效應(yīng)，使電流不是均勻地流過(guò)集電結(jié)，即rCS與IC有關(guān)由于VBC變化所引起的耗盡層寬度的變化，也會(huì)使rCS發(fā)生變化比分立器件的集電極串聯(lián)電阻大得多此電阻對(duì)邏輯IC的輸出低電平有較大的影響當(dāng)前26頁(yè)，總共74頁(yè)。集電極串聯(lián)電阻rC1的計(jì)算假設(shè)條件：下底、上底各為等位面電流只在垂直方向上流動(dòng)在上、下面上的電流分布是均勻的求得，T=外延層厚度-集電結(jié)結(jié)深-集電結(jié)耗盡區(qū)在外延層一側(cè)的寬度-埋層的上向擴(kuò)散距離-各次氧化所消耗外延層厚度深飽和、大注入時(shí)，由于基區(qū)的電導(dǎo)調(diào)制效應(yīng)，使其下降，可以忽略ρ為材料的電阻率T為錐體的高度W,L為頂面矩形的寬和長(zhǎng)a,b為底面矩形與頂面矩形相對(duì)應(yīng)的寬和長(zhǎng)的比值R=ρL/S當(dāng)前27頁(yè)，總共74頁(yè)。集電極串聯(lián)電阻rC2的計(jì)算從發(fā)射區(qū)接觸孔中心到集電極接觸孔中心的這端掩埋層構(gòu)成rC3的計(jì)算與rC1同樣推得，T=外延層厚度-集電極接觸區(qū)厚度-掩埋層的上向擴(kuò)散距離發(fā)射結(jié)結(jié)深當(dāng)前28頁(yè)，總共74頁(yè)。減小rCS的方法在工藝設(shè)計(jì)上，采用加埋層的方法以減小rC2減小外延層的電阻率，降低外延層的高度采用深N+集電極接觸擴(kuò)散以減小rC3，工藝上增加一塊掩模版設(shè)計(jì)中采用BEC排列來(lái)減小集電極接觸孔到發(fā)射極接觸孔的距離，以減小rC2采用增加集電極面積來(lái)減小rC2，但芯片面積增加，寄生電容增大當(dāng)前29頁(yè)，總共74頁(yè)。基區(qū)電阻rB從基區(qū)接觸孔到有效基區(qū)之間存在相當(dāng)大的串聯(lián)電阻由于rB的存在，在大注入情況下會(huì)引起發(fā)射極電流的集邊效應(yīng)，而且影響模擬電路中的高頻增益和噪聲性能rB=rB1+rB2+rB3將相應(yīng)的圖掃描至此！當(dāng)前30頁(yè)，總共74頁(yè)?；鶇^(qū)電阻rBrB1的計(jì)算WE、LE：發(fā)射極寬度和長(zhǎng)度rB2的計(jì)算WE-B：發(fā)射極到基極的距離rB3的計(jì)算歐姆接觸，遠(yuǎn)小于前面兩個(gè)，忽略解決方法：在工作點(diǎn)設(shè)計(jì)時(shí)取較大的IC，發(fā)生集邊效應(yīng)在版圖設(shè)計(jì)上，可用雙基極條或梳妝電極等當(dāng)前31頁(yè)，總共74頁(yè)。穩(wěn)壓器件輸出端當(dāng)前32頁(yè)，總共74頁(yè)。集成NPN晶體管中的寄生電容與PN結(jié)有關(guān)的耗盡層勢(shì)壘電容Cj與可動(dòng)載流子在中性區(qū)的存儲(chǔ)電荷有關(guān)的擴(kuò)散電容CD電極引線的延伸電極電容Cpad

CS結(jié)電容集成晶體管中的寄生電容會(huì)使管子的高頻性能和開(kāi)關(guān)性能變壞當(dāng)前33頁(yè)，總共74頁(yè)。PN結(jié)勢(shì)壘電容Cj包括了三結(jié)的勢(shì)壘電容減少PN結(jié)的面積提高反向偏壓也有利于減少勢(shì)壘電容當(dāng)前34頁(yè)，總共74頁(yè)。擴(kuò)散電容CD反映晶體管內(nèi)可動(dòng)少子存儲(chǔ)電荷與所加偏壓的關(guān)系交流特性的重要參數(shù)采用低電阻率的薄外延層減少管芯面積采用STTL或ECL電路采用集電極摻金當(dāng)前35頁(yè)，總共74頁(yè)。2.1.3硼擴(kuò)電阻器的結(jié)構(gòu)與寄生效應(yīng)工藝上，與NPN管的基區(qū)同時(shí)制作；與NPN管的發(fā)射區(qū)同時(shí)制作磷擴(kuò)散電阻器等。特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、阻值合適N型外延層接電路的最高電位，或接至電阻其兩端電位較高的一端寄生效應(yīng)：歐姆接觸寄生PNP晶體管寄生電容C≈CALW/3擴(kuò)散電阻的阻值計(jì)算R=R□L/W頻率特性（2-3式）頻率特性與尺寸的平方成反比（τ=CR反比L2或W2）提高加工精度P-SiN+pP+P+N外延N+當(dāng)前36頁(yè)，總共74頁(yè)。邏輯電路設(shè)計(jì)最基本單元門電路（與非門、或非門）按電路的工作特點(diǎn)分類飽和型邏輯集成電路電阻耦合——RTL二極管耦合——DTL、HTL晶體管耦合——TTL合并晶體管——I2L抗飽和型邏輯集成電路肖特基二極管鉗位TTL（STTL）發(fā)射極功能邏輯（EFL）非飽和型邏輯集成電路電流型邏輯（CML）即發(fā)射極耦合邏輯（ECL）互補(bǔ)晶體管邏輯（CTL）非閾值邏輯（NTL）多元邏輯（DYL）當(dāng)前37頁(yè)，總共74頁(yè)。缺點(diǎn)工作速度慢負(fù)載能力和抗干擾能力差噪聲容限延遲功耗積ECL雙極型中速度最快的邏輯電路當(dāng)前38頁(yè)，總共74頁(yè)。2.2TTL邏輯電路采用改進(jìn)電路的形式和工藝的過(guò)程來(lái)實(shí)現(xiàn)提高速度、降低功耗（或降低電路的優(yōu)值，即延時(shí)功耗積）和增加抗噪性邏輯電路和邏輯表達(dá)式進(jìn)行邏輯運(yùn)算和變換的電路門電路是其基本單元（與非門、或非門）當(dāng)前39頁(yè)，總共74頁(yè)。2.2.1一般的TTL與非門特點(diǎn)：輸入級(jí)采用多發(fā)射極晶體管，降低了電路的平均傳輸延遲時(shí)間輸出級(jí)采用圖騰柱結(jié)構(gòu)，降低了電路的功耗反向鉗位二極管，避免負(fù)向過(guò)沖信號(hào)，起到輸入保護(hù)作用此電路的優(yōu)值：tpdPD=100pJ雙極型n-p-n的橫向擴(kuò)散的集成npn晶體管標(biāo)準(zhǔn)SN54/74TTL電路n+掩埋層n+

P基區(qū)n+p+n+p+隔離區(qū)np-襯底np+隔離區(qū)當(dāng)前40頁(yè)，總共74頁(yè)。標(biāo)準(zhǔn)SN54/74TTL電路T1：多發(fā)射級(jí)晶體管約定：輸入低電平“0”：0.3伏；輸入高電平“1”：3.6伏晶體管導(dǎo)通，VBE=0.7~0.8伏；集電結(jié)正向壓降，取0.6~0.7伏飽和狀態(tài)時(shí)，VCES=0.3伏；深飽和狀態(tài)下，0.1伏（IC=0）通過(guò)分析基區(qū)和發(fā)射區(qū)之間的電壓變化，推出晶體管的工作狀態(tài)。當(dāng)前41頁(yè)，總共74頁(yè)。四管單元TTL與非門電路分析見(jiàn)14頁(yè)圖2-9：典型的TTL電路采用多發(fā)射極晶體管有共同的發(fā)射結(jié)結(jié)電壓可反抽T2管基區(qū)中的過(guò)剩少子，提高了工作速度輸出級(jí)采用圖騰柱結(jié)構(gòu)，使電路的功耗下降輸入信號(hào)有一端為邏輯“0”，即VIL=0.3~0.6伏T1管導(dǎo)通其基極電壓：1伏；IB=4/4k=1毫安≈IC，進(jìn)入深飽和區(qū)T2管截至（關(guān)態(tài)）其基區(qū)電壓：0.4伏；集電極電壓：5伏T5管截至（高電平輸出）T3、D4導(dǎo)通VO=VC2-VBE3-VDF=5-1.4=3.6伏，輸出為邏輯“1”截止區(qū)輸入倒相輸出當(dāng)前42頁(yè)，總共74頁(yè)。續(xù)（線性區(qū)）輸入信號(hào)一端輸入電壓：0.6~1.3伏，首先討論0.6伏T1管導(dǎo)通，深飽和狀態(tài)T2管導(dǎo)通基區(qū)電壓：0.7伏；VB2=VI+VCES1輸入信號(hào)提高?VI

：?VI=?VB2；VB2=VEB2+IE2R3；?VB2=?IE2R3得到，?VI=?IE2R3VO=VC2-1.4；VC2=VCC-R2(IC2+IB3)；得，?VO=?VC2=-?IC2R2?VO/?VI=-R2/R3；輸出電壓隨輸入電壓線性下降。關(guān)門電平Voff：輸出額定高電平的0.9倍處所對(duì)應(yīng)的最大輸入電壓值?VO=0.1VOH；求對(duì)應(yīng)的VI值。Voff=0.825伏當(dāng)輸入信號(hào)為1.3伏，T5管微導(dǎo)通，代入?VO/?VI=-R2/R3，得到VO=2.48伏，VC2=3.88伏當(dāng)前43頁(yè)，總共74頁(yè)。續(xù)轉(zhuǎn)折區(qū)輸入信號(hào)：1.3~1.4伏T2、T5管導(dǎo)通，飽和區(qū)工作狀態(tài)?VI=?VB2；VB2≈VEB2+IE2(R3//rBE5)發(fā)射結(jié)串聯(lián)電阻通常很小，所以輸出電壓在這段發(fā)生了躍變，2.5伏~0.3伏飽和區(qū)輸入信號(hào)：1.4伏升到3.6伏（VIH）T2飽和集電極電壓：1伏，即T5管的VCES和D管和T3管發(fā)射極壓降之和D管保證了T3管處于截止?fàn)顟B(tài)T1進(jìn)入反向工作狀態(tài)，減小反向放大倍數(shù)當(dāng)前44頁(yè)，總共74頁(yè)。四管與非門電路傳輸曲線工作區(qū)截止區(qū)線性區(qū)過(guò)度區(qū)飽和區(qū)T1飽和飽和飽和飽和-反向工作T2截止正向工作正向工作正向工作-飽和T3正向工作正向工作正向工作正向工作-截止T4截止截止正向工作-飽和飽和VI(V)小于0.60.6~1.31.3~1.41.4~3.6VO(V)3.63.6~2.52.5~0.30.2~0.3輸入電壓輸出電壓VB2當(dāng)前45頁(yè)，總共74頁(yè)。作業(yè)評(píng)講集成電路設(shè)計(jì)集成電路工藝實(shí)現(xiàn)系統(tǒng)的集成當(dāng)前46頁(yè)，總共74頁(yè)。超大規(guī)模集成電路優(yōu)點(diǎn)降低生產(chǎn)成本提高工作速度降低功耗簡(jiǎn)化邏輯電子線路優(yōu)越的可靠性體積小重量輕縮短電子產(chǎn)品的設(shè)計(jì)和組裝周期當(dāng)前47頁(yè)，總共74頁(yè)。CMOS和BipolarCMOS：工藝簡(jiǎn)單、功耗低、占芯片面積小，更適于作較大規(guī)模的集成電路，抗干擾能力強(qiáng)。多子器件。缺點(diǎn)：工作速度慢、驅(qū)動(dòng)能力不足。Bipolar：工藝復(fù)雜，占芯片面積較大，功耗也大，不宜做較大規(guī)模的集成電路。少子器件。但速度較快、驅(qū)動(dòng)能力較強(qiáng)。當(dāng)前48頁(yè)，總共74頁(yè)。四管單元與非門的靜態(tài)參數(shù)和瞬態(tài)參數(shù)輸出高電平（VOH），T2管的ICEO，大于3V輸出低電平（VOL），T5管深度飽和，小于0.35V開(kāi)門電平（VON），小于1.8伏（一般1.4V）關(guān)門電平（Voff），R2/R3，大于0.8伏（一般0.8V）輸入短路電流（IIS），IIS=(VCC-VEB1)/R1，小于1.8毫安高電平輸入電流（IIH），反向工作βR，小于70微安靜態(tài)功耗（P），P=(PL+PH)/2，25毫瓦扇出系數(shù)（NO），NO=IOL/IIS或NO=IOH/IIH

，~10噪聲容限（NNL、NNH），VNL=Voff–VIL;NNH=VIH-VON平均延遲時(shí)間（tpd），tpd=(tpHL+tpLH)/2電路的優(yōu)值（延時(shí)功耗積）tpdPD=100pJ當(dāng)前49頁(yè)，總共74頁(yè)。噪聲容限和延遲時(shí)間當(dāng)前50頁(yè)，總共74頁(yè)。例題針對(duì)四管單元TTL的傳輸特性曲線。若VIL=0.4V，VIH=3V。求VOH、VOL、VNL、VNH。若VIL=0.3V，VIH=3.6V。求VNL、VNH。低電平噪聲容限低當(dāng)前51頁(yè)，總共74頁(yè)。六管單元與非門的電壓傳輸特性T3、T4復(fù)合管（達(dá)林頓管）代替了四管單元中的T3、D，提高了負(fù)載能力和速度T4管的發(fā)射結(jié)電壓起到電平位移作用T4不能進(jìn)入飽和，且T4的基極有R4泄放電阻，使電路傳輸延遲時(shí)間下降達(dá)林頓管射隨器的電流增益大，輸出電阻小，提高了負(fù)載能力有源泄放電路（T6、R3、R6）代替四管單元的R3，其優(yōu)點(diǎn)：提高了電路的抗干擾能力T2管的發(fā)射極通過(guò)R3、T6的發(fā)射極接地，提高了T2管導(dǎo)通的條件，Voff->VT=1.4V縮短了開(kāi)關(guān)門時(shí)間，提高電路的速度初導(dǎo)通時(shí)，T2管射極電流IE2全部流入T5基極，加速T5飽和；當(dāng)T6管導(dǎo)通，起分流作用，減輕了T5管的飽和深度，加快了T5管導(dǎo)通速度截止初期，T2管截止，T6管提供T5管存儲(chǔ)電荷的低阻通道，提高了T5管截止速度改善了電路的溫度特性當(dāng)前52頁(yè)，總共74頁(yè)。六管單元與非門的電壓傳輸特性當(dāng)前53頁(yè)，總共74頁(yè)。直流分析電壓傳輸特性靜態(tài)參數(shù)瞬態(tài)特性4k1k1003k500250當(dāng)前54頁(yè)，總共74頁(yè)。2.4TTL電路的改進(jìn)結(jié)構(gòu)TTL電路是晶體管-晶體管邏輯電路的英文縮寫（Transister-Transister-Logic），是數(shù)字集成電路的一大門類。它采用雙極型工藝制造，具有高速度低功耗和品種多等特點(diǎn)。從六十年代開(kāi)發(fā)成功第一代產(chǎn)品以來(lái)現(xiàn)有以下幾代產(chǎn)品。第一代TTL包括SN54/74系列，（其中54系列工作溫度為-55℃～+125℃，74系列工作溫度為0℃～+75℃)，低功耗系列簡(jiǎn)稱LTTL，高速系列簡(jiǎn)稱HTTL。第二代TTL包括肖特基箝位系列（STTL)和低功耗肖特基系列（LSTTL）。第三代為采用等平面工藝制造的先進(jìn)的STTL(ASTTL)和先進(jìn)的低功耗STTL（ALSTTL）。由于LSTTL和ALSTTL的電路延時(shí)功耗積較小，STTL和ASTTL速度很快，因此獲得了廣泛的應(yīng)用。當(dāng)前55頁(yè)，總共74頁(yè)。SBD（SchottkyBarrierDiode）工作原理：利用金屬和半導(dǎo)體接觸時(shí)由于兩者的功函數(shù)不同，而會(huì)產(chǎn)生一個(gè)靜電勢(shì)壘差，這個(gè)勢(shì)壘差決定了SBD的電壓—電流關(guān)系類似于PN結(jié)的整流特性I=IDS[exp(V/Vt)-1]I=IS(exp(V/ΦT-1)與PN結(jié)差別如下：反向飽和電流大正向?qū)▔航敌‰娮韪叨嘧訉?dǎo)電器件，沒(méi)有儲(chǔ)存效應(yīng)，響應(yīng)速度快材料：Pt鉑、Mo鉬、W鎢、AL鋁等PtSi—Ti/W—AL多層金屬薄膜系統(tǒng)陰極（外延層）陽(yáng)極（金屬）肖特基二極管圖當(dāng)前56頁(yè)，總共74頁(yè)。肖特基鉗位晶體管（SCT）SchottkyCatchingTransistor（SCT）由圖可知：SCT制作工藝完全兼容TTL（圖2-14）SBD使SCT的基極-集電極之間電壓VBC鉗位在SBD的導(dǎo)通電壓工作特點(diǎn)：正向工作區(qū)或截止區(qū)反向工作區(qū)或飽和區(qū)縮小存儲(chǔ)時(shí)間降低VCES問(wèn)題：飽和壓降較高，反向漏電流大BCE

符號(hào)圖肖特基晶體管的剖面圖見(jiàn)書19頁(yè)圖2-140VBCVBE飽和區(qū)（正偏）（反偏）（反偏）（正偏）反向工作區(qū)截止區(qū)正向工作區(qū)當(dāng)前57頁(yè)，總共74頁(yè)。SCT等效電路圖STTL電路采用了這樣的結(jié)構(gòu)延遲時(shí)間小降到了3ns，功率：19mWLSTTL，延遲時(shí)間：9.5ns功率：2mW當(dāng)前58頁(yè)，總共74頁(yè)。SBD鉗位晶體管（SCT）平面結(jié)構(gòu)圖橫截面圖電路符號(hào)圖等效電路圖電特性當(dāng)前59頁(yè)，總共74頁(yè)。2.2.4STTL和LSTTL電路六管單元STTL與非門電路（如圖2-15）采用SBD鉗位晶體管的六管單元與非門電路（用SCT代替了除不會(huì)進(jìn)入飽和狀態(tài)的T4管外所有晶體管）STTL電路的特點(diǎn)（優(yōu)、缺點(diǎn)）：在輸入端用SBD鉗位，消除負(fù)壓沖擊T1管減小高電平輸入電流。T1管工作在反向飽和區(qū)，所以SBD限制了反向工作時(shí)“發(fā)射結(jié)”的偏置電壓電路的抗干擾能力下降了。因?yàn)閂CES1提高了，T2管的基極電壓=輸入電壓+VCES1，所以門檻電平降低了。T5管由于SBD鉗位，集電結(jié)電壓降下降。導(dǎo)致輸出低電平電壓上升。輸出電壓的上升沿和下降沿都很陡，會(huì)產(chǎn)生嚴(yán)重的傳輸反射干擾當(dāng)前60頁(yè)，總共74頁(yè)。低功耗肖特基TTL（LSTTL）電路如圖2-16采用肖特基勢(shì)壘二極管代替多發(fā)射極晶體管作為輸入管將T4管的基極泄放電阻R4由接地改為接輸出端Vo，并加上SBD管D5、D6特點(diǎn)：采用高阻值電阻使功耗下降為標(biāo)準(zhǔn)TTL門的1/5左右改用以SBD為輸入管的DTL電路。高電平輸入電流小、速度快、擊穿電壓高對(duì)R4的改動(dòng)使得通過(guò)R4的電流變小，所以電路功耗下降，同時(shí)提高了高電平輸出時(shí)的電流增加D5、D6使電路的速度提高。D5在電路導(dǎo)通的瞬間反抽T4管基區(qū)的存儲(chǔ)電荷；D5、D6在輸出端高電平轉(zhuǎn)低電平時(shí)導(dǎo)通加速T5管的導(dǎo)通低電平噪聲容限下降當(dāng)前61頁(yè)，總共74頁(yè)。LSTTL電路的結(jié)構(gòu)分為三部分（見(jiàn)圖2-16）：輸入級(jí)、分相級(jí)（驅(qū)動(dòng)級(jí)）、輸出級(jí)工作狀態(tài)：低電平輸入時(shí)，T2、T5、T6截止，輸出高電平高電平輸入時(shí)，D3、D4截止，T2、T5、T6導(dǎo)通，T3、T4截止，輸出低電平輸入級(jí)的特點(diǎn)輸入擊穿電壓提高提高了電路的速度避免了高電平輸入漏電流（電路輸入阻抗、扇出能力提高）更有效地限制了反向過(guò)沖現(xiàn)象輸出級(jí)的特點(diǎn)降低了截止功耗，增加了扇出系數(shù)加快下降沿的速度，減小了內(nèi)部噪聲閾值電壓下降，使低電平噪聲容限下降當(dāng)前62頁(yè)，總共74頁(yè)。三級(jí)放大結(jié)構(gòu)的LSTTL電路結(jié)構(gòu)見(jiàn)圖2-19輸入端上升沿時(shí)D8管提供過(guò)驅(qū)動(dòng)電流T2管導(dǎo)通后，D8管截止輸入端下降沿時(shí)T2管基區(qū)的超量存儲(chǔ)電荷通過(guò)D2、D4泄放降低了tpd≈5.5ns當(dāng)前63頁(yè)，總共74頁(yè)。2.2.5ASTTL和ALSTTL電路采用介質(zhì)隔離等平面工藝（見(jiàn)圖2-20），最大限度地減少了晶體管的面積等平面：氧化層與硅表面幾乎一樣平在Si3N4與SiO2層采用光刻刻出空處，用O2氧化此處，形成等平面（利用Si3N4與SiO2在氧化速度上不同制成）采用低能離子注入技術(shù)形成基區(qū)，再采用淺結(jié)砷擴(kuò)散工藝形成發(fā)射區(qū)，減少基區(qū)寬度新電路設(shè)計(jì)技術(shù)提高電路的性能24~27頁(yè)當(dāng)前64頁(yè)，總共74頁(yè)。2.2.6FAST電路FAST（采用等平面工藝II制造）在光刻后，先在空白處的襯底刻一個(gè)凹槽，再在此處氧化（氧化層幾乎埋入襯底）晶體管的fT達(dá)到5GHz電路上采用三級(jí)結(jié)構(gòu)基本門延遲時(shí)間：2ns功耗：4mW當(dāng)前65頁(yè)，總共74頁(yè)。2.2.7簡(jiǎn)化邏輯門分為三類：輸入門、內(nèi)部門和輸出門輸入門：輸入阻抗高、抗干擾能力強(qiáng)輸出門：負(fù)載能力強(qiáng)內(nèi)部門：數(shù)量大、功耗小、電路簡(jiǎn)單當(dāng)前66頁(yè)，總共74頁(yè)。2.2.5LSTTL門電路的邏輯擴(kuò)展實(shí)際的需要按輸出結(jié)構(gòu)的不同分：基本門集電極開(kāi)路（OC）門三態(tài)（3S）門當(dāng)前67頁(yè)，總共74頁(yè)。（1）基本門當(dāng)前68頁(yè)，總共74頁(yè)。

（2）OC門“線與”狀態(tài)時(shí)，造成邏輯混亂、甚至燒壞T5管結(jié)構(gòu)：把標(biāo)準(zhǔn)系列與非門中的高電平輸出驅(qū)動(dòng)級(jí)去掉，直接由輸出管T5的集電極輸出。輸出端用導(dǎo)線接在一起，接到一個(gè)公共的上拉電阻上，實(shí)現(xiàn)“線與”缺點(diǎn)：速度慢、負(fù)載能力差與非門VCC與非門與非門當(dāng)前69頁(yè)，總共74頁(yè)。實(shí)現(xiàn)“線與”功能Y=AB·CD=AB+CD當(dāng)前70頁(yè)，總共74頁(yè)。（3）三態(tài)邏輯（TSL）門TSL：thirdstatelogicgate 輸出狀態(tài)：高電平、低電平和禁止態(tài)（高阻態(tài)）控制信號(hào)可在EN處加入，也可在

處加入：EN＝0，

＝1，則C=0，vB1=0.7V，vc2＝0.7VvB4＝vc2＝0.7V，T4截止（T4導(dǎo)通的電位vB4>1.4V）vB1=0.7V，