LATTICEFPGA設計最常見容易忽略的幾個問題課件

1、Lattice Confidential 6/4/2021 - 1 LATTICEFPGA設計最常見容易忽 略的幾個問題 1 常見的容易被忽略的問題：常見的容易被忽略的問題： 未用的管腳 管腳屬性（管腳上下拉和電平標準） BANK電壓/混合電壓支持 設計的checklist Lattice Confidential 6/4/2021 - 2 LATTICEFPGA設計最常見容易忽 略的幾個問題 2 常見的容易被忽略的問題：時序約束常見的容易被忽略的問題：時序約束 時序約束 一個設計工程至少要添加一條時序約束。 否則軟件會根據(jù)map后的邏輯延遲估計一個頻率約束，自動加到物理 約束.prf文件中。

2、對于較大規(guī)模的設計，尤其是FPGA，將造成時序 不好過的錯誤結果，并將導致運行時間較長。 可以根據(jù)情況添加適當?shù)倪^約束 不建議添加太過的過約束（5%） 頻率約束 對沒有使用時鐘網(wǎng)絡的時鐘，需要使用保持時間約束。 添加PAR_ADJ，可以增加布線努力程度，同時不改變判斷條件。 Lattice Confidential 6/4/2021 - 3 LATTICEFPGA設計最常見容易忽 略的幾個問題 3 常見的容易被忽略的問題：管腳約束常見的容易被忽略的問題：管腳約束 管腳位置約束 1，給設計頂層用到的每一個管腳都應該添加位置約束、電平標準約束。 這些約束是根據(jù)單板硬件設計結束后就確定了的。 管腳時

3、序約束 原則上說，每一個輸入管腳都應該添加建立保持時間約束； 每一個輸出管腳都應該添加輸出延遲（Tco）約束。 這是根據(jù)硬件設計確定的。 常見的問題 1，不給管腳分配位置 軟件會自動選擇一個管腳。 2，給管腳加多少的建立保持時間/Tco約束比較合適？ Lattice Confidential 6/4/2021 - 4 LATTICEFPGA設計最常見容易忽 略的幾個問題 4 常見的容易被忽略的問題：未用管腳的處理常見的容易被忽略的問題：未用管腳的處理 管腳位置約束 1，對于沒有指定位置的頂層管腳，軟件會自動添加一個位置約束。 風險：如果輸出標準與板子上對端器件沖突，容易造成單板損壞。 比如一個

4、管腳與另外一個芯片（P1）的輸出管腳相連。P1輸出高電平 時，如果FPGA/CPLD是輸出低電平。 全部不用的管腳是什么狀態(tài)？ Lattice的器件不用的管腳是帶弱上拉的三態(tài)。 不能在軟件中設置不用的管腳的上下拉狀態(tài)。 可以把需要設置的管腳加入設計頂層，輸出對應電平，或者輸出三態(tài)， 然后控制其上下拉。 Lattice Confidential 6/4/2021 - 5 LATTICEFPGA設計最常見容易忽 略的幾個問題 5 常見的容易被忽略的問題：管腳屬性常見的容易被忽略的問題：管腳屬性 管腳上下拉 驅動電流 斜率（slewrate） 開漏（OD） Lattice Confidential

5、6/4/2021 - 6 LATTICEFPGA設計最常見容易忽 略的幾個問題 6 常見的容易被忽略的問題：常見的容易被忽略的問題：BANK電壓和混合電壓支持電壓和混合電壓支持 每個BANK有各自的VCCIO PIN腳 混合電壓的支持 ECP3 XO2 Lattice Confidential 6/4/2021 - 7 LATTICEFPGA設計最常見容易忽 略的幾個問題 7 常見的容易被忽略的問題：管腳使用的其他問題常見的容易被忽略的問題：管腳使用的其他問題 差分管腳 可以在設計頂層直接使用單端信號，而在約束中增加管腳電平標準為 對應的差分形式即可，并把單端信號管腳分配給差分對的p端對應 的

6、管腳。軟件自動完成差分轉單端的轉換，并且自動分配兩個管腳 給該差分對，其中p端就是在約束中添加給單端信號的管腳，n端是 其對應的差分對的n端。 差分對的選擇需要滿足器件的要求。 不是任意兩個管腳都可以用來做差分對。 module test_top ( input pin_m18, output pin_e22 ); Lattice Confidential 6/4/2021 - 8 LATTICEFPGA設計最常見容易忽 略的幾個問題 8 常見的容易被忽略的問題：管腳使用的其他問題常見的容易被忽略的問題：管腳使用的其他問題 module test_top ( input pin_m18, ou

7、tput pin_e22 ); .pad文件 Lattice Confidential 6/4/2021 - 9 LATTICEFPGA設計最常見容易忽 略的幾個問題 9 常見的容易被忽略的問題：管腳使用的其他問題常見的容易被忽略的問題：管腳使用的其他問題 時鐘管腳的選擇 輸入到器件內直接用作網(wǎng)絡的，最好使用標注為 PCLK 的管腳。 輸入到器件內部直接連接PLL，然后再做他用的，最好使用標注為 *_GPLL_IN_*的管腳 Lattice Confidential 6/4/2021 - 10 LATTICEFPGA設計最常見容易忽 略的幾個問題 10 常見的容易被忽略的問題：管腳使用的其他問

8、題常見的容易被忽略的問題：管腳使用的其他問題 注意一些專用管腳的使用 1，有些器件支持多種加載方式。為了使用對應的加載方式，有些管腳 是專用管腳，即使加載完成也不能用作用戶管腳；而一些管腳卻是 多用途的，加載過程中作為加載管腳，加載完成后可以用作用戶IO。 這種多用途管腳需要在約束中添加相應約束。 2，對應PLL有一些管腳，只能做輸入管腳。不能用作輸出。 在手冊中“Signal Descriptions”中有對管腳屬性的一些說明，第二欄 “I/O”中屬性為I的，就只能用作輸入。 Lattice Confidential 6/4/2021 - 11 LATTICEFPGA設計最常見容易忽 略的幾

9、個問題 11 常見的容易被忽略的問題：設計的常見的容易被忽略的問題：設計的checklist 每個器件都有一些硬件設計的checklist 1，ECP3: TN1189。 LatticeECP3 Hardware Checklist - tn1189.pdf 2， PCB Layout Recommendations for BGA Packages - tn1074.pdf。 3， MachXO2 Hardware Checklist - TN1208.pdf Lattice Confidential 6/4/2021 - 12 LATTICEFPGA設計最常見容易忽 略的幾個問題 12 常見的容易被忽略的問題：設計的常見的容易被忽略的問題：設計的checklist TN1189示意 Lattice Confidential 6/4/2021 - 13 LATTICEFPGA設計最常見容易忽 略的幾個問題 13 常見的容易被忽略的問題：設計的常見的容易被忽略的問題：設計的checklist TN1208示意 Lattice Confidential 6/