廣播電視大學(xué)電大期末考試計(jì)算機(jī)組成原理課程期末重點(diǎn)要點(diǎn)復(fù)習(xí)試題庫(kù)精心整理版

1、A并行B 馮諾依曼C智能D串行2某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（A )oA-(2 31-1)B -(2 30-1)C-(2 31+1)D-(2 30+1)3以下有關(guān)運(yùn)算器的描述，（C ）是正確的。A只做加法運(yùn)算B 只做算術(shù)運(yùn)算C算術(shù)運(yùn)算與邏輯運(yùn)算D只做邏輯運(yùn)算4 EEPROM 是指(D )A讀寫存儲(chǔ)器B 只讀存儲(chǔ)器C閃速存儲(chǔ)器D電擦除可編程只讀存儲(chǔ)器5常用的虛擬存儲(chǔ)系統(tǒng)由（B ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。Acache-主存B 主存-輔存Ccache-輔存D通用寄存器-cache6 RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D ）

2、A棧頂和次棧頂B 兩個(gè)主存單元C一個(gè)主存單元和一個(gè)通用寄存D兩個(gè)通用寄存器1從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（B ）計(jì)算機(jī)。器217當(dāng)前的CPU由（B ）組成A 控制器B 控制器、運(yùn)算器、cache運(yùn)算器、主存控制器、ALU、主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的A具備同等水平9在集中式總線仲裁中，（A獨(dú)立請(qǐng)求B 不具備同等水平A ）方式響應(yīng)時(shí)間最快。B 計(jì)數(shù)器定時(shí)查詢10 CPU中跟蹤指令后繼地址的寄存器是（C )。地址寄存器B 指令計(jì)數(shù)器11從信息流的傳輸速度來(lái)看，（A ）系統(tǒng)工作效率最低。 單總線B 雙總線12

3、單級(jí)中斷系統(tǒng)中，CPU 旦響應(yīng)中斷, 中斷允許立即關(guān)閉（C中斷請(qǐng)求13下面操作中應(yīng)該由特權(quán)指令完成的是（ 設(shè)置定時(shí)器的初值14馮諾依曼機(jī)工作的基本方式的特點(diǎn)是多指令流單數(shù)據(jù)流151617181920CPU相比，一個(gè)m段流水 小于前者菊花鏈程序計(jì)數(shù)器三總線CPU的吞吐能力是（A ）o 大于前者指令寄存器多總線）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。DMA請(qǐng)求中斷屏蔽B ）。從用戶模式切換到管理員模B ）。按地址訪問(wèn)并順序執(zhí)行指令在機(jī)器數(shù)（B ）中，零的表示形式是唯一的。原碼B 補(bǔ)碼在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過(guò)（D ）來(lái)實(shí)現(xiàn)。開定時(shí)器中斷C堆棧操作移碼原碼

4、運(yùn)算的二進(jìn)制減法器B 補(bǔ)碼運(yùn)算的二進(jìn)制減法器某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為256MB，若按單字編址，它的尋址范圍是（ D ）。原碼運(yùn)算的十進(jìn)制加法器關(guān)中斷存貯器按內(nèi)容選擇地址反碼補(bǔ)碼運(yùn)算的二進(jìn)制加法器0 64MBB 0 32MBC 0 32M0 64M主存貯器和CPU之間增加cache的目的是（A ）。解決CPU和主存之間的速B 擴(kuò)大主存貯器容量度匹配問(wèn)題單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外,堆棧尋址方式B 立即尋址方式同步控制是（C ）o只適用于CPU控制的方式 B 只適用于外圍設(shè)備控制的方描述PCI總線中基本概念不正確的句子是（ CD ）。PCI總線是一個(gè)與處

5、理器無(wú)B PCI總線的基本傳輸機(jī)制是猝關(guān)的高速外圍設(shè)備發(fā)式傳送C 擴(kuò)大CPU中通用寄存器的數(shù) 量另一個(gè)常需采用（C )。既擴(kuò)大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量隱含尋址方式間接尋址方式由統(tǒng)一時(shí)序信號(hào)控制的方式PCI設(shè)備一定是主設(shè)備22 CRT的分辨率為1024 X1024像素，像素的顏色數(shù)為 256，則刷新存儲(chǔ)器的容量為（B ）A 512KBB 1MBC 256KB所有指令執(zhí)行時(shí)間都相同的方系統(tǒng)中只允許有一條 PCI總線2MB23242526272829303132333435為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的辦法是采用（ 通用寄存器堆棧存儲(chǔ)器外存特權(quán)指令是由（C ）執(zhí)行的機(jī)

6、器指令。中斷程序用戶程序操作系統(tǒng)核心程序D I/O程序虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（B 速度）問(wèn)題。擴(kuò)大存儲(chǔ)容量成本前三者兼顧引入多道程序的目的在于（ A 充分利用 CPU ,減少等待CPU時(shí)間下列數(shù)中最小的數(shù)是（C ）（101001 ） 2某DRAM芯片，其存儲(chǔ)容量為8，512）。512提高實(shí)時(shí)響應(yīng)速度有利于代碼共享，減少主輔存 信息交換量充分利用存儲(chǔ)器(101001 ) BCD（52） 8X8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D ）o(233)16512，8C 18，819，8在下面描述的匯編語(yǔ)言基本概念中，不正確的表述是（ 對(duì)程序員的訓(xùn)練要求來(lái)說(shuō)，需要硬件知識(shí)D ） O匯編語(yǔ)言對(duì)機(jī)器的

7、依賴性高C 用匯編語(yǔ)言編寫程序的難度比高級(jí)語(yǔ)言小匯編語(yǔ)言編寫的程序執(zhí)行速度比高級(jí)語(yǔ)言慢交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器, 流水它用（資源重復(fù)A ）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作O順序資源共享寄存器間接尋址方式中，操作數(shù)在（通用寄存器機(jī)器指令與微指令之間的關(guān)系是用若干條微指令實(shí)現(xiàn)一條 機(jī)器指令描述多媒體CPU基本概念中，多媒體 CPU是帶有 MMXB ） O主存單元程序計(jì)數(shù)器堆棧）o用若干條機(jī)器指令實(shí)現(xiàn)一條微指令不正確的是（CD ）oB MMX是一種多媒體擴(kuò)展結(jié)構(gòu)技術(shù)的處理器在集中式總線仲裁中，（A ）方式對(duì)電路故障最敏感。菊花鏈流水線中造成控制相關(guān)的原因是執(zhí)行（ 條件轉(zhuǎn)移獨(dú)立請(qǐng)求A ）指令而引起

8、。訪內(nèi)36 PCI總線是一個(gè)高帶寬且與處理器無(wú)關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（ 采用同步定時(shí)協(xié)議B 采用分布式仲裁策略下面陳述中，不屬于外圍設(shè)備三個(gè)基本組成部分的是（37存儲(chǔ)介質(zhì)B 驅(qū)動(dòng)裝置38中斷處理過(guò)程中，（B ）項(xiàng)是由硬件完成。關(guān)中斷B 開中斷39 IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)接口。以下選項(xiàng)中，（D）項(xiàng)不屬于40業(yè)務(wù)層運(yùn)算器的核心功能部件是（B ） O數(shù)據(jù)總線鏈路層ALU41某單片機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB。若按字編址，它的尋址范圍是（1M4MB42某SRAM芯片，其容量為1M X8位，除電源和接地端外，控制端有20B 28雙端口存儲(chǔ)器所以能進(jìn)行高速讀 /寫操作，是

9、因?yàn)椴捎茫― ） O 高速芯片B 新型器件44單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)以外,堆棧尋址方式B 立即尋址方式45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（用一條微指令實(shí)現(xiàn)一條機(jī)器指 令MMX指令集是一種多指令流多數(shù)據(jù)流的并行處理指令計(jì)數(shù)器定時(shí)查詢算邏B ）o具有自動(dòng)配置能力控制電路保存CPU現(xiàn)場(chǎng)IEEE1394的協(xié)議集。物理層狀態(tài)條件寄存器A )o4M用一條機(jī)器指令實(shí)現(xiàn)一條微指 令多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機(jī)器無(wú)條件轉(zhuǎn)移適合于低成本的小系統(tǒng)計(jì)數(shù)器恢復(fù)CPU現(xiàn)場(chǎng)串行總線管理D通用寄存器D 1MBR/W#，該芯片的管腳引出線數(shù)目是（

10、D ）o3032流水技術(shù)兩套相互獨(dú)立的讀寫電路另一個(gè)數(shù)常需采用（C 隱含尋址方式C )o間接尋址方式43D通過(guò)指令中指定一個(gè)專門字段來(lái)控制產(chǎn)生后繼微指令地址A用程序計(jì)數(shù)器PC來(lái)產(chǎn)生后B 用微程序計(jì)數(shù)器 pPC來(lái)產(chǎn)生 C 通過(guò)微指令順序控制字段由設(shè)繼微指令地址后繼微指令地址計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地簡(jiǎn)答+證明計(jì)算題+分析題+設(shè)計(jì)題36設(shè)兩個(gè)浮點(diǎn)數(shù) N1 =1假設(shè)主存容量16M X32位3設(shè) x=-18 , y=+49刷新存儲(chǔ)器（簡(jiǎn)稱刷存2指令和數(shù)據(jù)都用二進(jìn)制5圖1所示的系統(tǒng)中50一盤組共11片，記錄面4用定量分析方法證明多6某計(jì)算機(jī)有圖2所45圖1所示為傳送（M10列表

11、比較CISC處理機(jī)7參見圖1，這是一個(gè)11設(shè)存儲(chǔ)器容量為128M8已知 x=-0011115PCI總線中三種橋的13機(jī)器字長(zhǎng)32位，常規(guī)設(shè)17畫圖說(shuō)明現(xiàn)代計(jì)算12有兩個(gè)浮點(diǎn)數(shù)N118CPU中有哪幾類主9圖2所示為雙總線結(jié)構(gòu)24簡(jiǎn)要總結(jié)一下，采用14某機(jī)的指令格式7一臺(tái)機(jī)器的指令系統(tǒng)15圖1為某機(jī)運(yùn)算器框25求證：-y補(bǔ)=-y補(bǔ)19CPU執(zhí)行一段程序時(shí)，29設(shè)由S, E, M三個(gè)域組20某機(jī)器單字長(zhǎng)指令為30畫出單級(jí)中斷處理21一條機(jī)器指令的指令35寫出下表尋址方式22CPU的數(shù)據(jù)通路如40為什么在計(jì)算機(jī)系4 CPU執(zhí)行一段程序時(shí)41何謂指令周期？ C27某計(jì)算機(jī)的存儲(chǔ)系47比較cache與虛存

12、28圖1所示為雙總線48設(shè)N補(bǔ)=anan-1 a31某加法器進(jìn)位鏈小1假設(shè)主存容量16M X32位，Cache容量64K X32位，主存與Cache之間以每塊4X32位大小傳送數(shù)據(jù)，請(qǐng)確定直接映射方式的有關(guān) 參數(shù)，并畫出內(nèi)存地址格式。解：64條指令需占用操作碼字段（OP） 6位，源寄存器和目標(biāo)寄存器各 4位，尋址模式（X） 2位，形式地址（D ） 16位，其指令格式如下:X= 0 0X= 0 1寄存器尋址直接尋址操作數(shù)由源寄存器號(hào)和目標(biāo)寄存器號(hào)指定 有效地址E= (D)X= 1 0變址尋址有效地址E= (Rx) + DX= 1 1相對(duì)尋址其中Rx為變址寄存器（有效地址10 位），E= （PC）

13、+ DPC為程序計(jì)數(shù)器（20位），位移量D可正可負(fù)。該指令格式可以實(shí)現(xiàn)RR型，RS型尋址功能。2指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中,從時(shí)空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。3126 2522 2118 1716 15OP1目標(biāo)源XD0尋址模式定義如下:在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來(lái)區(qū)分指令和數(shù)據(jù)，或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來(lái)自于運(yùn)算器。4用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。存儲(chǔ)器模塊字長(zhǎng)等于數(shù)據(jù)總線寬度

14、證明：假設(shè) （1 ）(2)模塊存取一個(gè)字的存儲(chǔ)周期等于T.(3)(4)總線傳送周期為T交叉存儲(chǔ)器的交叉模塊數(shù)為m.交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過(guò)T時(shí)間延遲后啟動(dòng)下一?？?，應(yīng)滿足T,交叉存儲(chǔ)器要求其?？鞌?shù)=m, 讀取m個(gè)字所需要時(shí)間為以保證啟動(dòng)某?？旌蠼?jīng)過(guò)（1）m T寸間后再次啟動(dòng)該模快時(shí)，它的上次存取操作已經(jīng)完成。這樣連續(xù)t1 = T + （m - 1） T = m r + m故交叉存儲(chǔ)器帶寬為W1 = 1/t而順序方式存儲(chǔ)器連續(xù)讀取m個(gè)字所需時(shí)間為t2 = mT = m存儲(chǔ)器帶寬為 W2 = 1/t 2 = 1/m 2XtT -T = (2m- 1) T1 = 1/(2m-1)

15、T(3)2Xt(5)比較（3）和（2）式可知，交叉存儲(chǔ)器帶寬 順序存儲(chǔ)器帶寬。10列表比較CISC處理機(jī)和RISC處理機(jī)的特點(diǎn)。比較內(nèi)容CISCRISC指令系統(tǒng)復(fù)雜、龐大簡(jiǎn)單、精簡(jiǎn)指令數(shù)目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長(zhǎng)不固定等長(zhǎng)可訪存指令不加限定只有LOAD/STORE指令各種指令使用頻率相差很大相差不大各種指令執(zhí)行時(shí)間相差很大絕大多數(shù)在一個(gè)周期內(nèi)完成優(yōu)化編譯實(shí)現(xiàn)很難較容易程序源代碼長(zhǎng)度較短較長(zhǎng)控制器實(shí)現(xiàn)方式絕大多數(shù)為微程序控制絕大部分為硬布線控制軟件系統(tǒng)開發(fā)時(shí)間較短較長(zhǎng)11設(shè)存儲(chǔ)器容量為128M字，字長(zhǎng)64位，模塊數(shù)m=8，分別用

16、順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期T50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出S個(gè)字的信息總量都是 q = 64位工S - 512皿順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出8個(gè)字所需的時(shí)間分別是:t： - MT - SxZOOns =1600ns -16xl0-s+Il = Tm-I）T = 200-7 5 0ns =550n5 = 5 順序存儲(chǔ)器和交叉存儲(chǔ)器的帯寬分別是：1W2 = qt2 =512 (16X109 = 32x10-bit 2W1 =qti =512(5-5x10* = 93.1x1051115P

17、CI總線中三種橋的名稱是什么？簡(jiǎn)述其功能。解：PCI總線有三種橋，即 HOST / PCI橋（簡(jiǎn)稱HOST橋），PCI / PCI橋，PCI /LAGACY 橋。在PCI總線體系結(jié)構(gòu)中，橋 起著重要作用：（1）它連接兩條總線，使總線間相互通信。從而使系統(tǒng)中任意一個(gè)總線主（2）橋是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上, 設(shè)備都能看到同樣的一份地址表。18（3）利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。5級(jí)高級(jí)語(yǔ)言級(jí)編譯程序4級(jí)匯編語(yǔ)言級(jí)匯編程序3級(jí)操作系統(tǒng)級(jí)操作系統(tǒng)2級(jí)一般機(jī)器級(jí)微程序1級(jí)微程序設(shè)計(jì)級(jí)直接由硬件執(zhí)行CPU中有哪幾類主要寄存器？用一句話回答其功能。解：A,

18、數(shù)據(jù)緩沖寄存器（DR）； B,指令寄存器（IR）； C,程序計(jì)算器PC; D，數(shù)據(jù)地址寄存器（AR）;通用寄存器（R0R3）；F,狀態(tài)字寄存器（PSW）17畫圖說(shuō)明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。P13-1424簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問(wèn)速度？?jī)?nèi)存采用更高速的技術(shù)手段，采用雙端口存儲(chǔ)器，采用多模交叉存儲(chǔ)器7臺(tái)機(jī)器的指令系統(tǒng)有哪幾類典型指令？列出其名稱.（此題很大可能不屬 于簡(jiǎn)答題考試范圍）答：A數(shù)據(jù)傳送類指令 氏算術(shù)運(yùn)算類指令C邏輯運(yùn)算類指令D程序控制類指令E 輸入輸出類指令F字符串類指令G 系統(tǒng)控制類指令H.特權(quán)指令25 求證：-y補(bǔ)=-y補(bǔ) (mod 2 n+1)證明

19、：因?yàn)閤-y補(bǔ)=x補(bǔ)-y補(bǔ)=x補(bǔ)+-y補(bǔ)又因?yàn)閤+y補(bǔ)=x補(bǔ) +y補(bǔ)(mod 2 n+1) 所以y補(bǔ)=x+y補(bǔ)-x補(bǔ)又x-y補(bǔ)=x+(-y)補(bǔ)=x補(bǔ) +-y補(bǔ) 所以-y補(bǔ)=x-y補(bǔ)-x補(bǔ)y補(bǔ) +-y補(bǔ)=x+y補(bǔ) +x-y補(bǔ)-x補(bǔ)-x補(bǔ)=0 故-y補(bǔ)=-y補(bǔ)(mod 2 n+1 )序號(hào)尋址方式名稱有效地址E說(shuō)明1立即A操作數(shù)在指令中2寄存器Ri操作數(shù)在某通用寄存器 Ri中3直接DD為偏移量4寄存器間接(Ri)(R i)為主存地址指示器5基址(B)B為基址寄存器6基址+偏移量(B) + D7比例變址+偏移量(I) *S+ DI為變址寄存器，S比例因子8基址+變址+偏移量(B) + (I) +D9基

20、址+比例變址+偏移量(B)+(I)*S+D10相對(duì)(PC) +DPC為程序計(jì)數(shù)器E的算法。35寫出下表尋址方式中操作數(shù)有效地址解:(1)最大正數(shù)(2)最小正數(shù)0 11 111111 111 111 111 111 111 111111110 00 000000 000 000 000 000 000 00000X = 1+(1-2-23) x22729 設(shè)由S, E, M三個(gè)域組成的一個(gè) 32位二進(jìn)制字所表示的非零規(guī)格化數(shù)x，真值表示為x = (-1)s X(1.M) X2E-127問(wèn)：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？1 111 111111 111 111 1

21、11 111 111 1111111(3)最小負(fù)數(shù)x= -1+(1-2-23) X271 00 000000 000 000 000 000 000 00000000X=- 1.0 x228妍.。X228(4)最大負(fù)數(shù)30 畫出單級(jí)中斷處理過(guò)程流程圖(含指令周期)數(shù)據(jù)總線34S40為什么在計(jì)算機(jī)系統(tǒng)中引入 DMA方式來(lái)交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？ P253、254為了減輕cpu對(duì)I/O操作的控制，使得cpu的效率有了提高?？赡苡龅絻煞N情況：一種是此時(shí)CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先，因?yàn)?/p>

22、I/O訪內(nèi)有時(shí)間要求，前一個(gè)I/O數(shù)據(jù)必須在下一個(gè)訪內(nèi)請(qǐng)求到來(lái)之前存取完畢。41何謂指令周期？ CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系?指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。CPU周期又稱機(jī)器周期，CPU訪問(wèn)一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此用從內(nèi)存讀取一條指令字的最短時(shí)間來(lái)定義。一個(gè)指令周期常由 若干CPU周期構(gòu)成T周期CPU工作的最小時(shí)間單位，也稱節(jié)拍脈沖或時(shí)鐘周期是由 CPU時(shí)鐘定義的定長(zhǎng)時(shí)間間隔，是47 比較cache與虛存的相同點(diǎn)和不同點(diǎn)。（2）原理相同；都是利用了程序運(yùn)行時(shí)的局相同點(diǎn)：（1）出發(fā)點(diǎn)相同；都是為了提高存儲(chǔ)

23、系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系。 部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器與cache、主存間有直接通路；而虛存需依賴輔存，它與 明；而虛存只對(duì)應(yīng)用程序員透明。（不同點(diǎn)：（1）側(cè)重點(diǎn)不同；cache主要解決主存和 CPU的速度差異問(wèn)題；虛存主要是解決存儲(chǔ)容量問(wèn)題。（2）數(shù)據(jù)通路不同；CPUCPU間無(wú)直接通路。（3）透明性不同；cache對(duì)系統(tǒng)程序員和應(yīng)用程序員都透 未命名時(shí)的損失不同；主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大于cache未命中時(shí)的損失。48 設(shè)N補(bǔ)=a nan-1 a1a0,其中an是符號(hào)位。求證：N=亦廬+戈?逐”1=0證明：n-i ai

24、ao=當(dāng) N X），an=0, 真值 N=N當(dāng)N o1 r1r1r1r1r111 rALU 若將（取指周期）縮短為一個(gè) CPU周期， 請(qǐng)先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。解：（1 ）“ ADD R2，R0”指令是一條加法指令，參與運(yùn)算的兩個(gè)數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指令階段和執(zhí)行指令階段兩部分（為簡(jiǎn)單起見，省去了 “T”號(hào)左邊各寄存器代碼上應(yīng)加的括號(hào)）。根據(jù)給定的數(shù)據(jù)通路圖，“ADD R2，R0”指令的詳細(xì)指令周期流程圖下如圖 a所示，圖的右邊部分標(biāo)注了每一個(gè)機(jī)器周期中用到的微操作控制信號(hào)序列。（2） SUB減法指令周期流程圖見下圖b所示。P CXGARiRW=R

25、DRO.GlIRiR20,G,yiR00,G,Xi十 GRDiR3O,G,V1R10,G,Xi-,G,X3i14某機(jī)的指令格式如下所示操作碼OP位移星DX為尋址特征位：X=00 :直接尋址；X=01 :用變址寄存器 RX1尋址；X=10 :用變址寄存器 Rx2尋址；X=11 :相對(duì)尋址設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H(H代表十六進(jìn)制數(shù))，請(qǐng)確定下列指令中的有效地址：1322H3521H4420H2244H解：1) X=00 , D=20H ,有效地址E=20H2) X=10 , D=44H , 有效地址 E=1122H+44H=1166H3) X=11 ,

26、 D=22H ,5) X=11 , D=23H , 有效地址 E=1234H+23H=1257H有效地址E=1234H+22H=1256H4) X=01 , D=21H , 有效地址 E=0037H+21H=0058H15圖1為某機(jī)運(yùn)算器框圖，BUS1BUS3為3條總線,a、h、LDRoLDR3、SoS3等均為電位或脈沖控期于信號(hào)如 制信號(hào)。 分析圖中哪些是相容微操作信號(hào)？哪些是相斥微操作 信號(hào)？ 采用微程序控制方式，請(qǐng)?jiān)O(shè)計(jì)微指令格式，并列出各控 制字段的編碼表。解：1)相容微操作信號(hào)LRSN相斥微操作信號(hào) a,b,c,d2)當(dāng)24個(gè)控制信號(hào)全部用微指令產(chǎn)生時(shí)，可采用字段譯1移應(yīng)門t*LDEf

27、c OBz禺-si?| bMLDRjQ19CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為儲(chǔ)周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。碼法進(jìn)行編碼控制，采用的微指令格式如下(其中目地操作數(shù) 字段與打入信號(hào)段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可)1 運(yùn)框闔3位3位5位4位:3位2位X TXXXXXXXXXXXXXX:XXX目的操作數(shù)源操作數(shù)運(yùn)算操作移動(dòng)操作直接控制判別下址字段編碼表如下:目的操作數(shù)字段源操作數(shù)字段運(yùn)算操作字段移位門字段直接控制字段001a,001eMS 0S1S2L, R, S,i, j,LDR0010fS3N+1010b,011gLDR1100h011c,

28、LDR2100d,LDR32420次，主存完成的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存P94 例 6解：先求堿中率h)=24zU4- (2480) = 0. 968P7則平均訪間時(shí)間為t,G=0 gi3SX4O + (l-0i.,968)X 240=46,. 4 (ns) r = 2404-40=6cauh已主存系統(tǒng)的做率為e17 工 + (1 r) X 0, 968 =86.,20某機(jī)器單字長(zhǎng)指令為 32位，共有40條指令，通用寄存器有 128個(gè)，主存最大尋址空間為 64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對(duì)尋址六種。請(qǐng)?jiān)O(shè)計(jì)指令格式，并做

29、必要說(shuō)明。W：由知條料.機(jī)器亍K lb%. 1存春即I囲kr 2 &怕沐匚 因此H拙？ - 1呂:位* 冀13條3i第故爐YRi-位=采用單耳和粗字心眄種指令橋試，具中單字2常 兮卜1曰歡術(shù)邏和I U洪描4蟻?zhàn)諶刖=訪問(wèn)肓的描令.OPRi1,943 2尋址力n由孑W噸弍X疋義姒H21一條機(jī)器指令的指令周期包括取指（IF）、譯碼（ID ）、執(zhí)行（EX）、寫回（WB ）四個(gè)過(guò)程段，每個(gè)過(guò)程段個(gè)時(shí)鐘周期TX = 000l：U J liht = D PC = 16 忖X = (111品dihlF Rh t 1臨工16 ftX = IfMiM按*j址nI. n JIX= 101空址尋址E=Rx + D

30、+Rx 二 10 f；畫出三種時(shí)空?qǐng)D，證計(jì)算機(jī)比完成。先段定機(jī)器指令采用以下三種方式執(zhí)行：非流水線（順序）方式，標(biāo)量流水線方式，超標(biāo)量流水線方式。 請(qǐng)方式的明流水非流水有更高P163a.非流水線時(shí)空?qǐng)Db,標(biāo)顯流水線時(shí)空?qǐng)D罠4S杯liSuK韁対寧圖計(jì)算機(jī)具的吞吐率。取用那亠非水a(chǎn)與額水找對(duì)比22 CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中DR為數(shù)據(jù)緩沖寄存器，D-cache為數(shù)據(jù)存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有RoR3為通用寄存器, PSW為狀態(tài)字寄存器。IR圖1 CPU的數(shù)據(jù)通路l-cache為指令存儲(chǔ)器，加1功能），IR為指令寄存器。單線箭頭信號(hào)均 為微操作控制信號(hào)（電位或脈沖），如LRo表示讀出R

31、o寄存器，SR0表示寫入 Ro寄存器。機(jī)器指令“ STO R1,（R2） ”實(shí)現(xiàn)的功能是：將 寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存 單元中。請(qǐng)畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期含T1T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必 須注明時(shí)鐘序號(hào)）CPU執(zhí)行一段稈序時(shí)，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為 80次，己知cache存儲(chǔ)周期為40ns,主存存儲(chǔ)周期為200ns,求cache/主存系 統(tǒng)的效率和平均訪問(wèn)時(shí)間d命屮率 H = NJ (Nc+ N) = 2400/ (2400 + 200) = ().9680,98主存慢

32、1 cache 的倍率：r = t, / G = 200ns / 40ns = 5訪問(wèn)效率：e =1 / r + (I -r)H = 1 / 5 + (1 5)X0.968 = 83.3%平均訪問(wèn)時(shí)間：la - tc/ e 40ns /e、主存和磁盤構(gòu)成。cache的訪問(wèn)時(shí)間為15ns ;如果被訪問(wèn)的單元在主存中但不在 cache 中, 需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問(wèn)；如果被訪問(wèn)的單元不在主存中，則需要 10ms的時(shí)間將其從磁盤中讀入主存，然 后再裝入cache中并開始訪問(wèn)。若cache的命中率為90%，主存的命中率為 60%，求該系統(tǒng)中訪問(wèn)一個(gè)字的平均時(shí)間。解：ta=

33、90%t c+10%*60%(t m+t c)+10%*40%表示訪問(wèn)外存時(shí)間)28 圖1所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通 路，IR為指令寄存器，PC為程序計(jì)數(shù)器(具有自27某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache(tk+tm+tc)(m表示未命中時(shí)的主存訪問(wèn)時(shí)間；c表示命中時(shí)的cache訪問(wèn)時(shí)間；k增功能)，DM為數(shù)據(jù)存儲(chǔ)器(受R/W信號(hào)控制)， AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU 由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示 有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)， R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為 直通線，不受控制。旁路器

34、可視為三態(tài)門傳送通路。 “ SUB R3，R0 ”指令完成(Rd) (ROt R0的功能操作，畫出其 指令周期流程圖，并列出相應(yīng)的微操作控制信號(hào)序列，假設(shè)該指令的地址已放入PC中。 若將“取指周期”縮短為一個(gè)CPU周期，請(qǐng)?jiān)趫D上先畫出改進(jìn)的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時(shí)SUB指令的指令周期是幾個(gè) CPU周期？與第種情況相比，減法指令速度提 高幾倍？解：ADD指令是加法指令，參與運(yùn)算的二數(shù)放在 R0和R2中，相加 結(jié)果放在R0中。指令周期流程圖圖 A3.3包括取指令階段和執(zhí)行指令階 段兩部分。每一方框表示一個(gè)CPU周期。其中框內(nèi)表示數(shù)據(jù)傳送路徑，框外列出微操作控制信號(hào)。，流程圖見左P

35、C0,GR/W=1DF0,GR2o,GR)o,G并行進(jìn)位方式31某加法器進(jìn)位鏈小組信號(hào)為 C4C3C2C1，低位來(lái)的進(jìn)位信號(hào)為串行進(jìn)位方式C0,請(qǐng)分別按下述兩種方式寫出 C4C3C2C1的邏輯表達(dá)式:解： (1 )串行進(jìn)位方式：Ci = G i + Pi C0其中:Gi = A 1 Bi , Pi = A 1 BiC2 = G 2 + P2 CiG2 = A 2 B2 ，P2 = A 2B2C3 = G 3 + P 3 C2G3 = A 3 B3,P3 = A 3 B3C4 = G 4 + p 4 C3G4 = A 4 B4 ,P4 = A 4 B436求:解:(2)并行進(jìn)位方式：Ci = G

36、1 + Pi C0C2 = G2 + P2 G1 + P2 PiC0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 PI C0其中G1 G4 ， P1 P4表達(dá)式與串行進(jìn)位方式相同。設(shè)兩個(gè)浮點(diǎn)數(shù)Ni=2 j1 XSi,N2=2 j2XS2，其中階碼3位(移碼)，尾數(shù) 4位，數(shù)符1位。設(shè):ji=(-10) 2,Si=(+0.1001) 2j2=(+10) 2,S2=(+0.1011) 2Ni XN2，寫出運(yùn)算步驟及結(jié)果，積的尾數(shù)占4位，按原碼陣列乘法器計(jì)算步驟求尾數(shù)

37、之積。因?yàn)閤+Y=2 Exx(Sx+Sy )(Ex=Ey )，所以求X+Y要經(jīng)過(guò)對(duì)階、尾數(shù)求和及規(guī)格化等步驟。(1)對(duì)階:J=Ex - Ey= (-10 ) 2 - ( +10)2=(-100 ) 2 所以 ExvEy,則 Sx 右移 4 位，Ex+(100) 2=(10) 2=Ey。SX 右移四位后 Sx=0.00001001，經(jīng)過(guò)對(duì)階、舍入后，X=2 (10) 2 X(0.0001 ) 2尾數(shù)求和：Sx+S y經(jīng)過(guò)舍入后Sx=0001(2)0001( Sx)結(jié)果為規(guī)格化數(shù)。+ 0.1011 ( Sy)0.1100 (S x+S y)所以：X+Y=2 (10) 2X(Sx+Sy) =2 (10) 2 (0.1100 ) 2= (11.00 ) 249 刷新存儲(chǔ)器(簡(jiǎn)稱刷存)的重要性能指標(biāo)是它的帶寬。實(shí)際工作中，顯示適配器的幾個(gè)功能部分要爭(zhēng)取刷存的帶寬。假設(shè)總帶寬50 %用于刷新屏幕，保留 50 %帶寬用于其他非刷新功能。(1)若顯示工作方式采用分辨率為1024 X768，顏色深度為3Byte，刷新頻率為