SoC的未來之路

1、SoC 的未來之路SoC 的理想境界是具有普遍性且具高度定制性，在這種條件下， SoC 的技術(shù)越來越具有多樣化。預(yù)計(jì)到 2011 年，全球消費(fèi)類電子系統(tǒng)芯片產(chǎn)量將增長到 17.7 億元，復(fù)合年成長率為 6.9% 。這一數(shù)據(jù)反映出消費(fèi) 類 IC 市場正進(jìn)入 “更加成熟的階段” ，視頻處理、 視頻合成、 人工智能等技術(shù)的應(yīng)用，將為該領(lǐng)域的成長提供核心動(dòng)力。Gartner Dataquest 副總裁兼首席分析師 Bryan Lewis 指出，在歷經(jīng)數(shù)年摸索后， SoC 的架構(gòu)已逐漸明朗，他稱之為 第二代 SoC。 Bryan 表示，這一代的 SoC 已走向混合型的架 構(gòu)，也就是除了功能的多樣性外，也

2、嘗試采用混合型的制程 技術(shù)。第二代 SoC 的另一項(xiàng)特征在于次系統(tǒng)的獨(dú)立性與平行工作， 也就是一顆 SoC 中可以有多個(gè)次系統(tǒng)， 每個(gè)次系統(tǒng)中 猶如獨(dú)立的微型計(jì)算機(jī)，不僅有個(gè)別的處理器核心，還可以 有自己的 OS、Firmware 和 API ，并采用平行運(yùn)算的多任務(wù)、 多階層架構(gòu)。這又是電子技術(shù)的一大成就，將原屬于服務(wù)器 工作站中的技術(shù)概念放入小如指尖的芯片當(dāng)中，這些技術(shù)包 括平行運(yùn)算、不停頓(redundant)和負(fù)載平衡(load balance)等架構(gòu)。今日SoC中的處理器核心，可以是RISC，也可以是DSP,而同樣是RISC,可以一邊是ARM核心，另一邊則 是MIPS核心。當(dāng)采用So

3、C負(fù)載平衡管理軟件時(shí)，就能將SoC運(yùn)行的軟件切割成多項(xiàng)任務(wù)，并自動(dòng)完成多核心之間的負(fù) 載平衡及任務(wù)監(jiān)視工作。向多處理器核心發(fā)展 不過，概念歸概念，要實(shí)現(xiàn)起來則是另一回事，這不是家公司就能做到的，需要的是整個(gè)產(chǎn)業(yè)環(huán)節(jié)組成的生態(tài)體 系(eco-system)。在SoC開發(fā)的生態(tài)體系中，有幾類公司是 舉足輕重的。 TI 、 Philips 、IBM 等 SoC 制造商自然是居于核 心的位置，但它們?nèi)孕枰吞幚砥骱诵?、嵌入式軟件、ESL/EDA 工具等廠商密切合作， 才能順利發(fā)展其 SoC 產(chǎn)品。 這些軟、硬件及工具廠商中，除了一些老牌子的大公司，如ARM 、Wind River 外，還有更多是市場上

4、的新面孔，不過在 這個(gè)崛起的市場中，往往創(chuàng)新技術(shù)比資本是更重要的成功條 件。普遍性且具有高度定制性的 SoC 是理想境界， 目前市場離這個(gè)目標(biāo)還有很大的距離，尤其是 SoC 的處理器架構(gòu)， 更是各有一套做法?？膳渲煤诵目磥黼m然理想，但仍需累積 更多的 design-win 實(shí)例來鞏固市場的信心。各大廠商雖然普 遍擁抱 ARM 核心，但其 SoC 產(chǎn)品的架構(gòu)仍有很大不同，有的采用單核心 ARM 來處理所有的工作，也有采用 ARM 和DSP雙核心架構(gòu)的，這以 TI的OMAP最為出名，強(qiáng)調(diào)兩個(gè) 核心分別負(fù)責(zé)控制及信號處理的工作。有的SoC則是以ARM 為主處理器，針對特定功能加掛加速器，如 ST 的

5、 Nomadik ， 即 ARM9 外還加入專屬的音頻及視頻加速器。階層式軟件架構(gòu)在封閉式的嵌入式環(huán)境中，多采用專屬的RTOS、驅(qū)動(dòng)及應(yīng)用程序。 SoC 也能采此種做法，不過，以大眾市場的手 機(jī)來說，則傾向采用階層式的架構(gòu)。此架構(gòu)基于硬件抽象(hardware abstraction)的接口做法，將系統(tǒng)分為三層，以手機(jī)應(yīng)用 SoC 為例，最上層為使用者應(yīng)用層，中間層為通信、多媒體架構(gòu)、安全性及操作系統(tǒng)，最底層則是與 LCD 控制器、影像傳感器或照相機(jī)等一般性應(yīng)用外圍的溝通。以上三層彼此間通過高階的和低階的API 來溝通。 因此API的標(biāo)準(zhǔn)化是此架構(gòu)普及的關(guān)鍵，當(dāng)業(yè)界發(fā)展出標(biāo)準(zhǔn)化的API后，應(yīng)用

6、軟件從底層的平臺(tái)架構(gòu)分離出來，開發(fā)者只需從上層架構(gòu)的觀點(diǎn)對應(yīng)用程序做抽象層級的開發(fā)，而不用對 底層的實(shí)體平臺(tái)做直接的呼叫，這讓產(chǎn)品能更快速地開發(fā)， 在平臺(tái)更新時(shí)也不需犧牲效能或程序代碼的可互操作性interoperability )，應(yīng)用功能只需要寫一次就夠了。不僅如此，由于此架構(gòu)的平臺(tái)具有通透性，制造商也很容易對硬件 和軟件做各種功能升級。在此架構(gòu)下， SoC 也能采用高階操 作系統(tǒng)( High level OS ，HLOS )來滿足復(fù)雜多任務(wù)的運(yùn)算控 制需求。不過，底層的規(guī)劃仍有其重要性。畢竟，實(shí)際的運(yùn) 算作業(yè)還是發(fā)生在底層，只有針對特定需要對底層做最佳化 的調(diào)校，才能充分發(fā)揮最佳效能。這

7、時(shí)，系統(tǒng)設(shè)計(jì)者就得懂得通過基礎(chǔ)的匯編語言編譯程序的編碼，對程序代碼進(jìn)行最佳化設(shè)計(jì)，以提升SoC 系統(tǒng)的效能等級。ESL 工具以上內(nèi)容主要是 SoC 的系統(tǒng)架構(gòu)規(guī)劃， 在完成此階段的布局后，接著要面對的是如何實(shí)現(xiàn)硬件生產(chǎn)的問題。 由于 SoC的制造相當(dāng)復(fù)雜，尤其是面對多核處理器及龐大的電路閘， 因此 SoC 開發(fā)對于 EDA 工具的依賴極深，而在此類系統(tǒng)級 設(shè)計(jì)( System Level Design )中，電子系統(tǒng)級( Electronic SystemLevel, ESL)正是EDA和IP業(yè)者為簡化SoC開發(fā)而致力推廣的設(shè)計(jì)方法。 ESL 發(fā)展的主要目的就是要解決日益復(fù)雜的 軟硬件協(xié)同設(shè)計(jì)

8、問題。相比較過去，要等到芯片硬件生產(chǎn)出 來后才能執(zhí)行軟、硬件的同步驗(yàn)證工作，使得芯片的驗(yàn)證周 期拉長。 ESL 設(shè)計(jì)方法能通過一個(gè)虛擬的軟件平臺(tái)環(huán)境，讓 設(shè)計(jì)師在 IC 設(shè)計(jì)早期階段即開始進(jìn)行整體系統(tǒng)架構(gòu)分析、 IP選擇與軟硬件整合等程序， 如此一來，設(shè)計(jì)師能及早發(fā)現(xiàn) SoC軟硬件整合上可能出現(xiàn)的問題，大幅提高開發(fā)的成功性。目前的 ESL 工具主要是由 C 或 C+ 語言來完成，通過System C 語言的使用， 許多 C+ 函式庫被引用， 也降低了 IC設(shè)計(jì)者在 RTL 設(shè)計(jì)時(shí)， 經(jīng)常遇到轉(zhuǎn)換不同設(shè)計(jì)工具時(shí)， 程序 語言間不易統(tǒng)合的困境。除了 System C 以外的高抽象層級、 系統(tǒng)導(dǎo)向的

9、硬件描述語言還包括 System Verilog 和 Verilog 2005、VHDL 200x 等。通過這種較高層級的語言，有助于節(jié) 省系統(tǒng)的仿真。鏈接: SoC 的競爭者 SiP所謂SiP(System in Package),是在基板上組裝一塊或多塊裸片， 再加上若干分離式和被動(dòng)組件的封裝設(shè)計(jì)。 相比較，SoC 般需花上18個(gè)月，SiP的開發(fā)時(shí)間能大幅縮短，只需69個(gè)月的時(shí)間即能完工。此外，由于采用封裝技術(shù)，因此SoC 難以整合不同制程、技術(shù)的瓶頸，就很適合走 SiP 的途 徑，采用 Si、GaAs、SiGe 等不同制程的芯片可以通過堆棧 而封裝在一起，進(jìn)而生產(chǎn)出混合內(nèi)存、模擬及數(shù)字功

10、能的多 功能芯片。以 ST 的移動(dòng)市場方案來說，移動(dòng)設(shè)備的空間配置可謂寸土寸金，而采用12X 12 TFBGA封裝的Nomadik本身的尺寸已經(jīng)非常小了，但在它的三層堆棧版本中，還將高達(dá)512Mbit 的 SDRAM 和 NAND Flash 與處理器整合在狹小空 間的封裝當(dāng)中。在這個(gè)封裝當(dāng)中，處理器和內(nèi)存芯片堆棧在 彼此的上方，達(dá)成更佳的系統(tǒng)運(yùn)行效能。這兩種系統(tǒng)級芯片 設(shè)計(jì)途徑各有其優(yōu)缺點(diǎn)： SoC 適合要求高效能、高整合度和 生命周期長、產(chǎn)量高的產(chǎn)品，不過，它的技術(shù)難度較高，需 要投入的研發(fā)時(shí)間也較長； SiP 則適合重視開發(fā)彈性、上市 時(shí)間壓力大的設(shè)計(jì)案例。般來說， SiP 的成本較 SoC 為低，對產(chǎn)量規(guī)模的要求不高，不過，在制造上仍有其技術(shù)門坎。 以 SiP 的開發(fā)來