智力競賽搶答器設計畢業(yè)設計

1、目 錄 1 前 言.1 2 方案設計與論證.2 3 軟件介紹.4 3.1 quartus ii 簡介.4 3.2 quartus ii 數字系統(tǒng)開發(fā)流程.4 4 單元模塊電路的設計和實現.6 4.1 搶答鑒別模塊的設計與實現.6 4.2 計時模塊的設計與實現.7 4.3 報警模塊的設計與實現.9 4.4 譯碼顯示模塊的設計與實現.10 4.5 計分模塊的設計與實現.10 5 硬件調試.14 5.1 總模塊仿真結果.14 5.2 引腳鎖定.14 5.3 程序下載.14 6 結 論.15 7 參考文獻.17 8 附 錄.18 1 前 言 人類社會進入到高度發(fā)達的信息化社會，信息社會的發(fā)展離不開電子

2、產品 的進步。現代電子產品在性能提高、復雜度增大的同時，價格卻一直呈下降趨 勢，而且產品更新?lián)Q代的步伐也越來越快，實現這種進步的主要原因就是生產 制造技術和電子設計技術的發(fā)展。前者以微細加工技術為代表，目前已進展到 深亞微米階段，可以在幾平方厘米的芯片上集成數千萬個晶體管；后者的核心 就是 eda 技術。沒有 eda 技術的支持，想要完成上述超大規(guī)模集成電路的設 計制造是不可想象的,但是面對當今飛速發(fā)展的電子產品市場，設計師需要更加 實用、快捷的 eda 工具，使用統(tǒng)一的集體化設計，改變傳統(tǒng)的設計思路，將精 力集中到設計構想、方案比較和尋找優(yōu)化設計等方面，需要以最快的速度，開 發(fā)出性能優(yōu)良、質

3、量一流的電子產品，對 eda 技術提出了更高的要求。傳統(tǒng)的 eda 設計方法采用自底向上的設計方法，一般先按電子系統(tǒng)的具體功能要求進 行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進行手工邏輯簡化，寫 出布爾表達式，畫出相應的邏輯線路圖，再據此選擇元器件，設計電路板，最 后進行實測與調試，由于無法進行硬件系統(tǒng)功能仿真，如果某一過程存在錯誤， 查找和修改十分不便，所以這是一種費時、費力的設計方法,而現代電子設計技 術(eda)是自頂向下且先進高效的。在電子產品的設計理念、設計方式、系統(tǒng) 硬件構成、設計的重用性、知識產權、設計周期等方面,eda 技術具有一定的優(yōu) 勢。所以本次設計的搶答器拋棄了傳

4、統(tǒng)的設計方法，選擇了采用主流的 eda 技 術進行設計。 智力競賽是“快樂學習”這一教育模式的典范，它采用在規(guī)定的一段時間內 搶答和必答等方式，在給人們的生活帶來樂趣的同時，也使參與者和觀眾在愉 悅的氛圍中學到一些科學知識和生活知識，因此很受大家的喜歡。但是，在這 類比賽中，對于誰先誰后搶答，在何時搶答，如何計算答題時間等等問題，若 是僅憑主持人的主觀判斷，就很容易出現誤判。所以，我們就需要一種具備自 動鎖存，置位，清零等功能智能搶答器來解決這些問題。 智能競賽搶答器是一種應用十分廣泛的設備，在各種競賽、搶答場合中， 它都能客觀、迅速地判斷出最先獲得發(fā)言權的選手。早期的搶答器只是由三個 三極管

5、、可控硅、發(fā)光管等器件組成的，能通過發(fā)光管的指示辨認出選手號碼。 現在大多數智能搶答器都是由單片機或數字集成電路構成的，并且新增了許多 功能，如選手號碼顯示，搶按前或搶按后的計時，選手得分顯示等功能。 2 方案設計與論證 一般來說，設計一臺智能搶答器，必須能夠準確判斷出第一位搶答者，并 且通過數顯、蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者，并設置一定 的回答限制時間，讓搶答者在規(guī)定時間內答題，主持人根據答題結果評出最終 贏家。所以我們在設計智能搶答器的模塊需要滿足鑒別、計時、數顯、報警等 功能，具體設計要求如下： （1）搶答器可容納四組選手，并為每組選手設置一個按鈕供搶答者使用； 為主持人

6、設置一個控制按鈕，用來控制系統(tǒng)清零（組別顯示數碼管滅燈）和搶 答開始。 （2）電路具有對第一搶答信號的鎖存、鑒別和顯示等功能。在主持人將系 統(tǒng)復位并發(fā)出搶答指令后，蜂鳴器提示搶答開始，計時顯示器顯示初始時間并 開始倒計時，若參賽選手按下?lián)尨鸢粹o，則該組別的信號立即被鎖存，并在組 別顯示器上顯示該組別，同時揚聲器也給出音響提示，此時，電路具備自鎖功 能，使其他搶答按鈕不起作用。 （3）如果無人搶答，計時器倒計時到零，蜂鳴器有搶答無效提示，主持人 可以按復位鍵，開始新一輪的搶答。 （4）搶答器具有限時搶答的功能，且一次搶答的時間由主持人設定，當主 持人啟動開始鍵后，要求計時器采用倒計時，同時倒計時

7、到 0 秒時揚聲器會發(fā) 出聲響提示。 （5）參賽選手在設定的時間內搶答，則搶答有效，定時器停止工作，根據 搶答結果由數碼管顯示選手的組別，并一直保持到主持人將系統(tǒng)清零為止。 本設計為四路智能搶答器，所以這種搶答器要求有四路不同組別的搶答輸 入信號，并能識別最先搶答的信號，搶答器共有三個輸出顯示，選手代號、計 數器的個位和十位，它們輸出全部為 bcd 碼輸出，這樣便于和顯示譯碼器連接。 當主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起。對回答 問題所用的時間進行計時、顯示、超時報警、預置答題時間，同時該系統(tǒng)還應 有復位、倒計時啟動功能。 依據系統(tǒng)的設計要求可知，系統(tǒng)的輸入信號有：四組

8、的搶答按鈕 a、b、c、d。系統(tǒng)清零信號 qdjb，系統(tǒng)時鐘信號 clk，計分復位端 jfrst，計時預置數控制端 ldn，計時使能端 en，計時預置數調整按鈕 ta、tb。系統(tǒng)的輸入信號有：四個組搶答成功與否的指示控制信號輸出口 leda,ledb，ledc，ledd，四組搶答時的計時控制顯示信號若干，搶答成 功組別顯示的控制信號若干。本系統(tǒng)應具有的功能有：第一搶答信號的鑒別和 鎖存功能；搶答計時功能；組別顯示功能；蜂鳴器提示功能。對于需要顯示的 信息，需要增加或外接譯碼器，進行顯示譯碼。搶答開始時主持人按下?lián)尨饛?位鍵（rst） ，系統(tǒng)進入搶答狀態(tài)，計時模塊輸出初始信號給數碼顯示模塊并顯

9、示出初始值。當某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余三路搶答信號封鎖， 同時揚聲器發(fā)出聲音提示，組別顯示模塊送出信號給數碼顯示模塊，從而顯示 出該搶答成功組臺號，并一直保持到下一輪主持人將系統(tǒng)清零為止。主持人對 搶答結果進行確認，隨后，計時模塊送出倒計時計數允許信號，開始回答問題， 計時顯示器則從初始值開始以計時。計時至 0 時，停止計時，揚聲器發(fā)出超時 報警信號，以中止未回答完問題。當主持人給出倒計時停止信號時，揚聲器停 止鳴叫。 3 軟件介紹 3.1 quartus ii 簡介 max+plus ii 作為altera的上一代pld設計軟件，由于其出色的易用性而得 到了廣泛的應用。目前al

10、tera已經停止了對max+plus ii 的更新支持。quartus ii 是altera公司繼max+plus ii之后開發(fā)的一種針對其公司生產的系列cpld/pgfa 器件的綜合性開發(fā)軟件，它的版本不斷升級，從4.0版到10.0版，這里介紹的是 quartus ii 8.0版，該軟件有如下幾個顯著的特點： 該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯 設計環(huán)境，是先進的eda工具軟件。該軟件具有開放性、與結構無關、多平臺、 完全集成化、豐富的設計庫、模塊化工具等特點，支持原理圖、 vhdl、veriloghdl以及ahdl（altera hardware descri

11、ption language）等多種 設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配 置的完整pld設計流程。 quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設 計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一， 功能集中，易學易用等特點。 quartus ii支持altera公司的max 3000a系列、max 7000系列、acex 1k 系列、apex 20k系列、apex ii系列、flex 6000系列、flex 10k系列，支持 max7000/max3000等乘積項器件。支持max ii cpld

12、系列、cyclone系列、 cyclone ii、stratix ii系列、stratix gx系列等。支持ip核，包含了 lpm/megafunction宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設計 的復雜性、加快了設計速度。此外，quartus ii 通過和dsp builder工具與 matlab/simulink相結合，可以方便地實現各種dsp應用系統(tǒng)；支持altera的片上 可編程系統(tǒng)（sopc）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計 于一體，是一種綜合性的開發(fā)平臺。 altera的quartus ii可編程邏輯軟件屬于第四代pld開發(fā)平臺。該平臺支持一 個工作組

13、環(huán)境下的設計要求，其中包括支持基于internet的協(xié)作設計。quartus平 臺與cadence、exemplarlogic、 mentorgraphics、synopsys和synplicity等eda 供應商的開發(fā)工具相兼容。改進了軟件的logiclock模塊設計功能，增添 了 fastfit編譯選項，推進了網絡編輯性能，而且提升了調試能力。 3.2 quartus ii 數字系統(tǒng)開發(fā)流程 （1）設計輸入：包括原理圖輸入、hdl 文本輸入、edif 網表輸入、波形 輸入等幾種方式。 （2）編譯：先根據設計要求設定編譯方式和編譯策略，如器件的選擇、邏 輯綜合方式的選擇等；然后根據設定的參數

14、和策略對設計項目進行網表提取、 邏輯綜合、器件適配，并產生報告文件、延時信息文件及編程文件，供分析、 仿真和編程使用。 （3）仿真與定時分析：仿真和定時分析均屬于設計校驗，其作用是測試設 計的邏輯功能和延時特性。仿真包括功能仿真和時序仿真。定時分析器可通過 三種不同的分析模式分別對傳播延時、時序邏輯性能和建立/保持時間進行分析。 （4）編程與驗證：用得到的編程文件通過編程電纜配置 pld，加入實際 激勵，進行在線測試。 在設計過程中，如果出現錯誤，則需重新回到設計輸入階段，改正錯誤或 調整電路后重新測試。 4 單元模塊電路的設計和實現 根據對搶答器的功能要求，把要設計的系統(tǒng)劃分為三個功能模塊：

15、搶答信 號鑒別模塊、計時模塊和揚聲器控制電路。但是由于實際情況的限制，數碼顯 示模塊和計分模塊沒有放在總程序中。 4.1 搶答鑒別模塊的設計與實現 本模塊主要是對參與搶答的四組誰先搶答做出判斷，將搶答成功者的組別 號進行顯示，同時，與選手對應的 led 燈會亮起，蜂鳴器發(fā)出 2-3 秒鳴叫，表 明搶答成功。用 a、b、c、d 分別代表參賽的四組，a1、b1、c1、d1 則代表與 之對應的各組的搶答按鈕顯示端，系統(tǒng)清零信號 clr，組別顯示端 g3.0。 搶答開始后，當有小組按下?lián)尨疰I，搶答信號判定電路 qdjb 通過緩沖輸 出信號的反饋將本參賽組搶先按下按鍵的信號鎖存，并且以異步清零的方式將

16、其他參賽組的鎖存器清零，組別顯示和計時會保存到主持人對系統(tǒng)進行清零操 作時為止。a、b、c、d 四組搶答從理論上來說，應該有 16 種可能情況，但是 由于時鐘信號的頻率很高而且是在時鐘信號上升沿的狀況下才做出的鑒別，所 以在這里四組同時搶答成功的可能性非常小，因此可以只設計四種情況，即 a、b、c、d 分別為 0001、0010、0100、1000，這樣使電路的設計得以簡化。 vhdl 部分源程序如下： if (clr=1) then g=0000;lock:=1;a1=1; b1=1; c1=1; d1=1; elsif (lock=1) then if(a=1and b=0and c=0a

17、nd d=0) then a1=0; b1=1; c1=1; d1=1; g=w1;lock:=0; elsif (a=0and b=1and c=0and d=0) then a1=1; b1=0; c1=1; d1=1; g=w2;lock:=0; elsif (a=0and b=0and c=1and d=0) then a1=1; b1 =1; c1=0; d1=1; g=w3;lock:=0; elsif (a=0and b=0and c=0and d=1) then a1=1; b1 =1; c1=1; d1=0; g=w4;lock:=0; 圖 4-1 搶答鑒別模塊仿真圖 qdj

18、b clr 低電平有效，當其為高電平時，輸出無效。當其為低電平時， a，b，c，d 哪一個為高電平則輸出哪個，對應的 led 燈亮。 4.2 計時模塊的設計與實現 在計時模塊的設計中設置了固定和可調的兩個時間，可調時間通過預置鍵 set 來調節(jié)，計數時兩個數碼管 qa，qb 顯示剩余時間，分別表示兩位倒計時 的個位和十位。當搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在 成功鑒別出哪組最先搶答后，主持人按下計時信號，則進入計時狀態(tài)。計時模 塊開始工作從規(guī)定值開始以秒計時，計時至 0 秒時停止，此時蜂鳴器發(fā)出報警 信號，提醒答題已終止。該系統(tǒng)輸入信號有：系統(tǒng)清零信號 clr，計時預置控 制

19、端 ldn，計時使能端 en，系統(tǒng)時鐘信號 clk，計時預置數據調整按鈕 ta、tb。系統(tǒng)輸出信號有：倒計時輸出端 qa3.0、qb3.0、蜂鳴器 bell。vhdl 部分源程序如下： if clr=1 then tmpa:=1001; tmpb:=1001; swyuzhi=0000; gwyuzhi=0000;da=1001; db=1001; elsif clkevent and clk=1 then if ldn=1 then if ta=1 then gwyuzhi=gwyuzhi+0001 ;bell=0; if gwyuzhi=1010 then gwyuzhi=0000; en

20、d if; end if; if tb=1 then swyuzhi=swyuzhi+0001;bell=0; if swyuzhi=1010 then swyuzhi=0000; end if; end if; tmpa:=gwyuzhi;tmpb:=swyuzhi;bell=0;stay:=0; elsif en=1 and stay=0 then if flag=1 then tmpa:=0000;tmpb:=0000; end if; if tmpa=0000 then tmpa:=1001; if tmpb=0000 then stay:=1;finish:=1;n=n+1; if

21、swyuzhi=0000 then tmpb:=1001;bell=1; else tmpb:=swyuzhi; tmpa:=gwyuzhi;bell=1; end if; else tmpb:=tmpb-0001;bell=0; end if; else tmpa:=tmpa-0001; bell=0; end if; elsif stay=1 and finish=1 then n=n+1; if n=4 then bell=0;n=0;finish:=0; end if; elsif en=0 then stay:=0; end if; end if; qa=tmpa; qb=tmpb;

22、 圖 4-2 計時模塊仿真圖 jsq clr 低電平有效，當 clr 為高電平時，電路不工作。當 clr 為低電平時 開始計時。如沒人搶答，時間到后發(fā)出提示音。如有人搶答，答題時間到后， 發(fā)出提示音。輸入：qa 個位，qb 十位，輸出：ta 個位，tb 十位。 如仿真圖所示，當計時復位信號 clr=1 時，模塊輸出信號 qa=0000 ，qb=0000。當預置數控制信號 ldn=1 可通過 ta 來調整 qa，ta 來一次高 電平，則 qa 的數值就加 1；用 tb 來調整 qb，通過這兩個調整信號可調整參 賽者答題所需要的時間。在 clr=0，ldn=0,en=1 時，通過時鐘信號 clk

23、的 上升沿來進行到計時。通過分析，仿真完全符合預期所要達到的結果。 4.3 報警模塊的設計與實現 報警器的設計主要是來提醒觀眾倒計時的開始和結束，哪位選手進行了搶 答，在這幾種情況下蜂鳴器會發(fā)出 2-3 秒的鳴叫，便于更好的判別比賽的情況。 此模塊和搶答鑒別模塊、計時模塊、蜂鳴器相連，用以實現其功能。 該系統(tǒng)輸入信號有系統(tǒng)時鐘信號 clk，組別輸入信號 chos，輸出信號 speak，用以連接蜂鳴器來進行報警。 如仿真圖所示，當 chos=0001 即 a 組搶答時，蜂鳴器 speak=1 進行 2-3 秒的鳴叫，通過分析，仿真完全符合預期所要達到的結果。vhdl 部分源程序 如下： if c

24、hos=0000 then n=0; save=0; elsif clkevent and clk=1 then if n save=1;n save=1;n save=1;n save=1;n null; end case; else save=0; end if; end if; speakdout7dout7dout7dout7dout7dout7dout7dout7dout7dout7dout7=1111111; 圖 4-4 譯碼顯示模塊仿真圖 ymq 4.5 計分模塊的設計與實現 在計分器電路的設計中，按照一般的設計原則，按一定數進制進行加減即 可，但是隨著計數數目的增加，要將計數數

25、目分解成十進制并進行譯碼顯示分 變得越來越麻煩。因此為了減少譯碼顯示的麻煩，一般是將一個大的進制數分 解成數個十進制以內的時制數，計數器串級連接。但隨著位數的增加，電路的 接口增加因此本設計采用 if 語句從低往高判斷是否有進位，以采取相應的操作， 而且由于設計要求加減分均為 10 的倍數故而可以將個位一直設為 0，這樣既減 少了接口，又大大地簡化了設計。vhdl 部分源程序如下： if (addevent and add=1) then if rst=1 then points_a2:=0001; points_a1:=0000; points_b2:=0001; points_b1:=00

26、00; points_c2:=0001; points_c1:=0000; points_d2:=0001; points_d1:=0000; elsif chos=0001 then if points_a1=1001 then points_a1:=0000; if points_a2=1001 then points_a2:=0000; else points_a2:=points_a2+1; end if; else points_a1:=points_a1+1; end if; elsif chos=0010 then if points_b1=1001 then points_b1

27、:=0000; if points_b2=1001 then points_b2:=0000; else points_b2:=points_b2+1; end if; else points_b1:=points_b1+1; end if; elsif chos=0100 then if points_c1=1001 then points_c1:=0000; if points_c2=1001 then points_c2:=0000; else points_c2:=points_c2+1; end if; else points_c1:=points_c1+1; end if; els

28、if chos=1000 then if points_d1=1001 then points_d1:=0000; if points_d2=1001 then points_d2:=0000; else points_d2:=points_d2+1; end if; else points_d1:=points_d1+1; end if; end if; end if; aa2=points_a2; aa1=points_a1; aa0=0000; bb2=points_b2; bb1=points_b1; bb0=0000; cc2=points_c2; cc1=points_c1; cc

29、0=0000; dd2=points_d2; dd1=points_d1; dd0=0000; 圖 4-5 記分模塊仿真圖 jfq 初始分數為 100 分，當 add 經過第一個上升沿時，chos【3】輸出高電 平，則對應的給 d 加上 10 分。 5 硬件調試 5.1 總模塊仿真結果 在 quartus ii 上對總的源程序進行仿真如下圖所示: 圖 5-1 總模塊仿真結果圖 5.2 引腳鎖定 進行引腳鎖定如下圖所示： 圖 5-2 引腳鎖定圖 5.3 程序下載 引腳鎖定完以后，就可以進行程序下載了，程序下載完就可以進行硬件仿 真，仿真結果如下： 當按下 ret 時，按下一個開關確定是幾組搶答成

30、功，搶答成功后，蜂鳴器 報警，此時主持人可以按下倒計時開關，倒計時時間到后，蜂鳴器會報警，如 果提前回答完畢，可以按下 stop 開關，停止倒計時。 6 總 結 按照任務要求，我們設計出的搶答器具備搶答鑒別、倒計時、數碼管顯示、 報警提示等多種功能。本搶答器能夠準確判斷出第一位搶答者，并且通過數顯、 蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者。根據不同比賽的需要，主 持人可以預設一定的回答限制時間，讓搶答者在規(guī)定時間內答題，主持人根據 答題結果評出最終贏家。 設計制作過程中遇到的問題及解決方案： 1. vhdl 語法使用不規(guī)范： 當我們編寫軟件程序的時，遇到了編譯錯誤。細心閱讀 max+pl

31、us2 錯誤提 示和所編寫的程序后發(fā)現是因為 vhdl 語法使用錯誤。最后經過翻閱 eda 課 本，熟悉相關語法后將其改正。 2. 搶答器項目設計規(guī)模過大，與現有 cpld 芯片不匹配： 按照我們最初的設計方案來設計的話，搶答器還可以實現計分功能。但是 當我們編寫好程序后，一經編譯就會出現工程與器件無法適配的問題。查找原 因后發(fā)現是因為數碼管顯示分數功能占用芯片引腳過多，芯片無法匹配。最終 我們在總設計中去掉了計分功能，從而適配成功。 3. 引腳鎖定不完整，最終編譯無法通過： 處理了之前出現的幾個問題后，在最后編譯時未通過。細致查看了錯誤提 示，發(fā)現是個別管腳未鎖定的原因。我們最終把各個管腳鎖

32、定號碼一一檢查了 一遍，從而通過了編譯。 本設計有以下幾個可以改進的地方： 1.預使本搶答器具有計分功能，可以使用引腳更多的 cpld 芯片，即使用 更多的數碼管來實時顯示每個搶答選手的得分情況。 2. 現有的聲響提示模塊發(fā)出的提示聲音比較單調，不能滿足現在的搶答比 賽要求。通過適當添加幾種語音芯片，就可以讓蜂鳴器在不同的情況下發(fā)出美 妙的聲響，能為比賽增添不少樂趣。 3.在現有設計基礎上使用無線電或紅外技術，還可以使本項目升級為無線 智能搶答器。 在這次設計中，我花了不少的時間，其中有苦也有淚。苦的是我付出了不 少的汗水，樂的是在付出的過程中我得到了許多，也學會了許多。 因為一個人的能力畢竟

33、有限，在設計方面難免會出現這樣那樣的錯誤，但 正是這些錯誤促進了我的進步。根據電路的特點，我用層次化結構化設計概念， 將此項設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，然 后再將各模塊合起來聯(lián)試，這培養(yǎng)了我們合作的精神，同時加深了層次化設計 的概念。在這次課程設計中，我真正體會到了知識的重要性。在設計的過程中， 遇到問題我會先獨立思考，到自己不能解決的時候我就會和同學討論，實在解 決不了我就會向指導老師請教，應該說從功能的實現到流程圖的繪制，從程序 的編寫到程序的檢查，從程序的調試到實驗報告的寫作，其間每一個過程都凝 聚著大家對我的幫助。 最后，在設計的過程中我進一步養(yǎng)成了軟件

34、設計的方法，完成一個項目的 的程序，進一步了解了設計的步驟，進一步加深了對 eda 這門課的理解，增強 了以后學習的興趣，為以后的工作積累了一定的經驗。 7 參考文獻 1潘松，黃繼業(yè). eda 技術實用教程.第二版.m.北京：科學出版社，2005. 2龔尚福.微機原理與接口技術.第二版. m 西安：西安電子科技大學出版社，2008. 3邊計年，薛宏熙. 用 vhdl 設計電子線路. 清華大學出版社，2000 4李偉英,謝完成.基于 eda 技術的搶答器的設計與實現【j】.科學技術與實現, 2008.8（11）. 5譚會生,瞿遂存.eda 技術綜合應用實例與分析【m】.西安:西安電子科技大學出版

35、社, 2004. 6侯伯亨，顧新vhdl 硬件描述語言與數字邏輯電路設計西安：西安電子科技大學出 版社，1997 7常青，陳輝煌可變成專用集成電路及其應用與設計實踐經驗北京：國防工業(yè)出版社， 1998 8 張千里，陳光英網絡安全新技術m北京：人民郵電出版社，2003 8 附 錄 智力搶答器 vhdl 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qd is port(rst,clk,s,stop:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0); warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0); void:out std_logic); end qd; architecture qd of qd is signal st:std_logic_vector(3 downto 0); signal co:std_logic; begin q1:process(rst,clk,s0, s1,s2,s3