數(shù)字IC面試題

1、注：紅色為不會(huì)數(shù)字部分邏輯同步復(fù)位和異步復(fù)位：同步復(fù)位：同步復(fù)位僅在有效的時(shí)鐘沿時(shí)對(duì)觸發(fā)器復(fù)位，該復(fù)位信號(hào)經(jīng)過(guò)組合邏輯饋送到觸發(fā)器的d輸入端。同步復(fù)位優(yōu)缺點(diǎn)：1）、優(yōu)點(diǎn)：同步復(fù)位可以保證100%同步，可以對(duì)小的|復(fù)位毛刺濾波;同步復(fù)位可以在時(shí)鐘周期之間，c邏輯等式產(chǎn)生的匕刺進(jìn)行濾波：a、方利于仿真.腓的仿真b、可以使所設(shè)計(jì)的系統(tǒng)成為100%的同步時(shí)序電路,這使大大有利于時(shí)序分析,而且綜合出來(lái)的fmax 股較高.c、因?yàn)樗辉跁r(shí)鐘仃效電平到來(lái)時(shí)才仃效,所以可以灌除高于時(shí)鐘頻率的毛刺2）、缺點(diǎn)：同步復(fù)位有時(shí)，要脈沖展寬用以保證時(shí)鐘有效期間有足夠的復(fù)位寬度；同步復(fù)位將復(fù)位信號(hào)經(jīng)過(guò)組合邏輯饋送到數(shù)據(jù)送

2、入端,從而,4/數(shù)據(jù)通道使用組給,邏緝門數(shù)和 相應(yīng)的時(shí)延；a、復(fù)位信號(hào)的有效時(shí)長(zhǎng)必須大于時(shí)鐘同期,才能真正被系統(tǒng)識(shí)別并完成里位任務(wù).同時(shí)還要考慮，諸如:elk skew, 組合邏輯路徑延時(shí)，災(zāi)位延時(shí)等因素.b、由于大多數(shù)的邏輯器件的n標(biāo)庫(kù)內(nèi)的dff都只有異步復(fù)位端口，所以，倘若采用同步更位的話，綜合瑞就會(huì)在寄 存器的數(shù)據(jù)儲(chǔ)入端口插入組合邏輯，這樣就會(huì)耗費(fèi)較多的邏輯資源.c. an active clock is essential for a synchronous reset design hence you can expect more power consumption異步復(fù)位：它是指

3、無(wú)論時(shí)鐘沿是否到來(lái)，只要復(fù)位信號(hào)有效，就對(duì)系統(tǒng)進(jìn)行復(fù)位異步復(fù)位優(yōu)點(diǎn)：1）、最大優(yōu)點(diǎn)是只要綜合工具工藝庫(kù)有可異步復(fù)位的觸發(fā)器，那么該觸發(fā)器的數(shù)據(jù)輸入通道就不喜沏外的 組合邏輯2）、電路在任何情況下都能復(fù)位6不管是否有時(shí)鐘出現(xiàn)。a、大多數(shù)目標(biāo)器件庫(kù)的dff都有異步更位端口，因此采用井步更位可以節(jié)省資源b、設(shè)計(jì)相對(duì)的單.c、弁步更位信號(hào)識(shí)別方便d、 clocking scheme is not necessary for an asynchronous design hence design consumes less power asynchronous design style isalso o

4、ne of the latest design options to achieve low power design community is scrathing their head over asynchronous design possibilities異步復(fù)位玦點(diǎn):1） x最大的問(wèn)題在于它屬于異步邏輯,問(wèn)題出現(xiàn)在復(fù)位釋放時(shí)，而不是有效時(shí)，如果忖監(jiān)樣放接七時(shí)鐘仔女 沿.則觸發(fā)器的輸出可能進(jìn)入亞穩(wěn)態(tài).從而使復(fù)位失敗。2）、可能因?yàn)樵胄挖s幽3）、對(duì)片 一 ins靜占已分比較困難。4）、對(duì)于可雄esingfortest）沒(méi)口，如果復(fù)位信號(hào)不是直接來(lái)自于i/o引腳，在dft掃描和測(cè)試時(shí)，復(fù)位

5、信號(hào)必須被禁止，因此需要額外的i；電用。狀態(tài)機(jī)（fsm）根據(jù)狀態(tài)數(shù)目是否有限可以將時(shí)序狀態(tài)機(jī)分為有限狀態(tài)機(jī)（finite status machine,fsm）和無(wú)限狀態(tài)機(jī)。fsm mealy & mooremealy米利機(jī)的下一狀態(tài)和輸出取決于當(dāng)前狀態(tài)和當(dāng)前輸出；-異步fsmmoore moore機(jī)的下一狀態(tài)取決于當(dāng)前狀態(tài)和當(dāng)前輸出，但其輸出僅取決于當(dāng)前狀態(tài)，同步fsm狀態(tài)圖或者狀態(tài)轉(zhuǎn)移表以表格的形式表示在當(dāng)前狀態(tài)和輸入的各種組合下狀態(tài)機(jī)的下一狀態(tài)和輸出。狀態(tài)轉(zhuǎn)移圖（status ti-ansition graph,stg）是i種有向圖，算法狀態(tài)機(jī)（asm）,類似于軟件流程圖，是時(shí)序狀態(tài)機(jī)功

6、能的一種抽象。函數(shù)和任務(wù)的區(qū)別： 1） 函數(shù)：函數(shù)代表了純組合邏林2）、:即可以表示組合邏輯也可以表示時(shí)序造i,函數(shù)中不能包含時(shí)序控制語(yǔ)句，如等，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻忖而任務(wù)可以包含返回控制語(yǔ)句任務(wù)的返網(wǎng)時(shí)間和調(diào)用時(shí)間可以不同:2在函數(shù)中不能調(diào)用任務(wù)，而在任務(wù)中可以調(diào)用箕他任務(wù)和函數(shù),但在函數(shù)中可以調(diào)用 其他函數(shù)或函數(shù)自身（遞歸調(diào)用）；3 .函數(shù)必包包含至少一個(gè)端口，且在函數(shù)中只能定義i”ut端口.任務(wù)可以包含。個(gè)或任 何多個(gè)端口.且可以定義input、uutput和inoui端口.4 .苗數(shù)必須返回一個(gè)fll而任務(wù)不他返回值,只能通過(guò)output端口來(lái)也通執(zhí)行結(jié)果.阻塞和非阻塞語(yǔ)

7、句的區(qū)別：阻塞（=）和非阻塞（=）語(yǔ)句的最主要的區(qū)別任其后的引用它的語(yǔ)句的電路結(jié)構(gòu)匕1）、對(duì)于阻塞語(yǔ)句，其綜合出的卜公邊,的輸出，被饋送到其后引用他的語(yǔ)句的組合邏輯的輸入端，也即后面的唔句引用其新值；_2）、對(duì)于非阻塞語(yǔ)句，其綜合出的怛發(fā)刑的輸出，被饋送到其后引用它的語(yǔ)句的組合邏輯的輸入端，也即后 面的語(yǔ)句引用其舊值。me同步異步時(shí)鐘域接口信號(hào)：異步時(shí)鐘域的同步分為兩種:1）兩個(gè)域的時(shí)鐘頻率相同，但相位不固定，稱為時(shí)鐘域的同步。同頻異相問(wèn)題的簡(jiǎn)單解決辦法是用ram圖4及時(shí)鐘對(duì)優(yōu)級(jí)時(shí)鐘數(shù)據(jù)榮坤明緋該方法可以有效的減少亞穩(wěn)態(tài)的傳輸，使后級(jí)電路數(shù)據(jù)都是有效電平值。2）兩個(gè)時(shí)鐘域頻率根本不同，稱為異頻

8、時(shí)鐘域的同步。要可靠地完成異頻時(shí)鐘域同步，可以使用.利用上級(jí)時(shí)鐘寫數(shù)據(jù)再用本級(jí)時(shí)鐘讀出即可。圖5當(dāng)異步輸入脈沖寬度比時(shí)鐘周期小時(shí)所用的同步裝置1 同步電路和異步電路的區(qū)別是什么?me:同步電路：其耨用觸發(fā)器實(shí)現(xiàn).電路的主要信號(hào)。輸出信號(hào)燈都由某個(gè)時(shí)鐘沿驅(qū)動(dòng)產(chǎn)生?？梢院芎玫谋?免毛刺，利于器件移植，有利于sta、驗(yàn)證設(shè)計(jì)時(shí)序性能異步電路：其.心邊紹,用組公衛(wèi)必實(shí)現(xiàn)，電路的主要信號(hào)、輸出信號(hào)不依賴于任何一個(gè)時(shí)鐘信號(hào)。容易產(chǎn)生 毛刺，不利于器件移植，不利于sta、驗(yàn)證設(shè)計(jì)時(shí)序性能。答：同步電路是由時(shí)序電路（寄存器和各種觸發(fā)器）和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制 下完成的。這些時(shí)

9、序電路共享同一個(gè)時(shí)鐘clk,而所有的狀態(tài)變化都是在時(shí)鐘的上升沿（或下降沿）完成的。比如d 觸發(fā)器，當(dāng)上升延到來(lái)時(shí)，寄存器把d端的電平傳到q輸出端。片步電路主要是讀寫控制信號(hào)脈沖 它同時(shí)也用在時(shí)序電 路中，此時(shí)它沒(méi)有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩(wěn)定的，通常輸入信號(hào)只在電路處于穩(wěn)定狀態(tài)時(shí)才發(fā)生變化。 也就是說(shuō)一個(gè)時(shí)刻允許一個(gè)輸入發(fā)生變化，以避免輸入信號(hào)之間造成的競(jìng)爭(zhēng)冒險(xiǎn)。2 . 什么是同步邏輯和異步邏輯？ 答：同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。3 什么是組合邏輯電路和時(shí)序邏輯電路?答：數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類，一類叫組合邏輯電路（簡(jiǎn)

10、稱組合電路），另一類叫做時(shí) 序邏輯電路（簡(jiǎn)稱時(shí)序電路）。組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的:僅僅取決于該時(shí)久門瑜，與 電路原來(lái)的狀態(tài)無(wú)關(guān)。而時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào),而且， 取決于電路原來(lái)的狀態(tài)，或者說(shuō)，還與以前的輸入有關(guān).4 什么是11線與,邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？答：線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)（漏極或者集電極開路）,由于 不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。時(shí)在輸出端口應(yīng)電阻（線或則是下拉電小.oc門，又稱集電極開路（漏極開路）與非門門電路，open collecto

11、r （open drain）.為什么引入oc門？實(shí)際使用 中，有時(shí)需要兩個(gè)或兩個(gè)以上與非門的輸出端連接在同一條導(dǎo)線上，將這些與非門上的數(shù)據(jù)（狀態(tài)電平）用同一條導(dǎo)線輸送出去。因此，需要 種新的與非門電路-0c門來(lái)實(shí)現(xiàn)“線與邏輯”。0c門主要用于3個(gè)方面:1、實(shí)現(xiàn)與或曲邏輯用做電平轉(zhuǎn)換，用做驅(qū)動(dòng)器。由于0c 拉電阻rp到電源vcco，c i 用上拉電阻以輸出高電，,門電路的輸出管的集電極懸空，使用時(shí)需外接一個(gè)上 此外為了加大輸出引腳的卵動(dòng)能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的，電流注力垮慮應(yīng)當(dāng)足夠大;從確保足夠的考慮應(yīng)當(dāng)足夠小。即兩個(gè)輸出端（包括兩個(gè)以上）直接互連就可以實(shí)現(xiàn)“and”的邏

12、輯功能。在總線傳輸?shù)葘?shí)際應(yīng)用中需要多個(gè)門的輸出端并聯(lián)連接使用，而一般ttl門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻 抗形成很大的短路電流（灌電流），而燒壞器件。在硬件匕 可用oc門或三態(tài)門（st門）來(lái)實(shí)現(xiàn)。用oc門實(shí)現(xiàn) 線與，應(yīng)同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。3、三態(tài)門（st門）主要用在應(yīng)用于多個(gè)門輸出共享數(shù)據(jù)總線，為避免多個(gè)門輸出同時(shí)占用數(shù)據(jù)總線，這些門的 使能信號(hào)（en）中只允許有一個(gè)為有效電平（如高電平），由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉 （負(fù)載）電阻，所以開關(guān)速度比oc門快，常用三態(tài)門作為輸出緩沖器。5 什么是setup和holdup時(shí)間？答：setu

13、p/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)滯的時(shí)鐘信號(hào)上升沿到 來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）t時(shí)間到達(dá)芯片，這個(gè)t就是建立時(shí) 間-setup time。如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能 被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入 觸發(fā)器。6 解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。答：setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和

14、時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿 到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）t時(shí)間到達(dá)芯片，這個(gè)t就是建立 時(shí)間-setup time如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能 被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù) 據(jù)同樣不能被打入觸發(fā)器.建立時(shí)間（setup time）和保持時(shí)間（hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持 時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果

15、不滿足建立和保持時(shí)間的話，那么dff將不能正確地 采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastab山ty的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間， 那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。時(shí)鐘上升后d信號(hào)走過(guò)的路徑假定：每一個(gè)反相器的傳播延遲為tpd協(xié)，傳輸門的傳播延時(shí)為匕川污染延時(shí)為0, iclk 的延時(shí)為o-建立時(shí)間：數(shù)據(jù)渝入d在時(shí)鐘上升沿之前需穩(wěn)定的時(shí)間，jbxtpjinv+tpdjx 傳播延時(shí)；時(shí)許上升沿到寄存器輸出轉(zhuǎn)來(lái)完成所需的時(shí)間，tjl川 維持時(shí)間：數(shù)據(jù)諭入d在時(shí)鐘上升沿之后需穩(wěn)定的時(shí)間，10d=07 .什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？答：在組合

16、邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫 冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片 外部加電容。三加選通信號(hào)。用d觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。8 你知道那些常用邏輯電平？ ttl與coms電平可以直接互連嗎？答：常用邏輯電平：12v, 5v, 3.3v； ttl和cmos不可以直接互連，由于ttl是在0 3-3 6v之間，而cmos則 是有在 12v 的有在 5v 的。接到5v或者12v。emos 的高 低電平 分別為 vih=0 7vdd,vil=0 9v

17、dd,vol=0 1vdd , ttl 的 為 vihx 0v,vil=2 4v,vol=0 4v用emos可直接驅(qū)動(dòng)ttl,加上拉電阻后,ttl可驅(qū)動(dòng)emos9 如何解決亞穩(wěn)態(tài)？ metastabihty答：亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè) 該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí) 電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘頻率2用反應(yīng)更快的fhp-flop3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)

18、鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比較好的匕：藝，時(shí)仲固期的吊要大.9 (1)為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做步同位器i他只能用來(lái)對(duì)位異步信號(hào)進(jìn)行同步.兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài) 化播的原理：假設(shè)第級(jí)觸發(fā)器的飾入不滿足其建立保持時(shí)間.它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài),那么在下個(gè)脈沖 沿到來(lái)之前，其輸出的亞稔態(tài)數(shù)據(jù)在段恢亞時(shí)間后必須和定下來(lái),而旦稔定的數(shù)據(jù)必街滿足第二級(jí)觸發(fā)牌的建立時(shí)間，如果都滿足 了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)腓將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間.同步，有效的條件：第一 級(jí)觸發(fā),進(jìn)入亞

19、穩(wěn)態(tài)后的恢復(fù)時(shí)間笫二級(jí)觸發(fā)器的建立時(shí)間 =時(shí),周期.史確切地說(shuō),與以. 卡的同人較慢的時(shí)鐘封信號(hào)邊人的時(shí)鐘域比|火 j、.10 . ic設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。答：同步復(fù)位，就是當(dāng)復(fù)位信號(hào)有效且在給定的時(shí)鐘邊沿到來(lái)時(shí)，觸發(fā)器才被復(fù)位。換一句話說(shuō)，即使復(fù)位信號(hào)有 效，如果時(shí)鐘脈沖邊沿未到來(lái)，觸發(fā)器也不會(huì)復(fù)位。異步復(fù)位則不同，一旦復(fù)位信號(hào)有效，觸發(fā)器就立即復(fù)位。 異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài).11 moore與meeley狀態(tài)機(jī)的特征。答：兩種典型的狀態(tài)機(jī)是摩爾（moore）狀態(tài)機(jī)和米立（mealy）狀態(tài)機(jī)。摩爾有限狀態(tài)機(jī)輸出只與當(dāng)前狀

20、態(tài)有關(guān), 與輸入信號(hào)的當(dāng)前值無(wú)關(guān)，是嚴(yán)格的現(xiàn)態(tài)函數(shù)。在時(shí)鐘脈沖的有效邊沿作用后的有限個(gè)門延后，輸出達(dá)到穩(wěn)定值。 即使在時(shí)鐘周期內(nèi)輸入信號(hào)發(fā)生變化，輸出也會(huì)保持穩(wěn)定不變。從時(shí)序上看，moore狀態(tài)機(jī)屬于同步輸出狀態(tài)機(jī)。 moore有限狀態(tài)機(jī)最重要的特點(diǎn)就是將輸入與輸出信號(hào)隔離開來(lái).mealy狀態(tài)機(jī)的輸出是現(xiàn)態(tài)和所有輸入的函數(shù)，隨輸入變化而隨時(shí)發(fā)生變化。從時(shí)序上看，mealy狀態(tài)機(jī)屬于異步 輸出狀態(tài)機(jī)，它不依賴于時(shí)鐘。14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域前山之橋）不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞稔態(tài)信號(hào)對(duì)下級(jí)邏輯 造成影響,其中對(duì)于單個(gè)控制信號(hào)可

21、以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用fifo,雙口 ram, 握手信號(hào)等跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步,防止亞穩(wěn)態(tài)傳播例如時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2,那么在 這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2這個(gè)同步器就是兩級(jí)d觸發(fā)器，其 時(shí)鐘為時(shí)鐘域2的時(shí)鐘.這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞 稔態(tài),因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的這樣做只能防止亞稔態(tài)傳播,但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性所以通 常只同步很少位數(shù)的信號(hào)比如控制信號(hào),或地址.當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每

22、次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率,象異步fifo的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就 是用這種方法如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異少fifo來(lái)解決問(wèn)題15、給了 reg的setup .hold時(shí)間，求中間組合邏輯的delay范圍（飛利浦-大唐筆試）me holddelaypenod-tsetupdelay period - setup - hold16、時(shí)鐘周期為t,觸發(fā)器di的寄存器到輸出時(shí)間最大為tlmax,最小為timin組合邏輯電路最大延遲為tzmax,最 小為t2min問(wèn),觸發(fā)器d2的建立時(shí)間t3和保持時(shí)間應(yīng)滿足什么條件（華為）t 3 set

23、up tl min+t 2min不有虐時(shí)鐘的skew, d2的建立時(shí)間不能大于（時(shí)鐘周期td1數(shù)據(jù)最遲到達(dá)時(shí)間t1max+t2max）；保持時(shí)間不大于大于（d1數(shù)據(jù)最快到達(dá)時(shí)間t1min+t2min）；否則d2的數(shù)據(jù)將進(jìn)入亞穩(wěn)態(tài)并向后級(jí)電路傳17、給出某個(gè)一般時(shí)序電路的圖，有tsetup,tdelay,tck-q,還有clock的delay,寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá) 式.（威盛via2003.il 06上海筆試試題）t+tclkdealytsetup+tco+tdelay,thold+tclkdelaytco+t delay, 18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)（威盛via 20

24、03 11 06上海筆試試題） 靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑,計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查 信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤2 不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢 查,而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中. 動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量展蓋門級(jí)網(wǎng)表中的每條路徑因此在動(dòng)態(tài)時(shí)序分析 中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題，靜態(tài)時(shí)序

25、分析缺點(diǎn)：1無(wú)法識(shí)別偽路徑2.不適合異步電路3不能驗(yàn)證功能19、一個(gè)四級(jí)的mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing.（威盛via 2003 11 06上海筆試試題）me 可以參考加法 f =a+b+c+d,改善 timing f=（a+b）+（c+d）將第二級(jí)信號(hào)放到最后一級(jí)輸出，這樣關(guān)鍵信號(hào)到輸出的路徑將只延時(shí)一級(jí)mux，從而改善timing 關(guān)鍵將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改.20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑（未知） mecnticai path指的是同步邏輯電路

26、中，組合邏輯時(shí)延最大的路徑21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異）,觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等.（未知） 觸發(fā)器種類：區(qū)別：優(yōu)點(diǎn)：全加器：s=a xor b xor cco=（a xor b）*c+ab=ab+ac+bc22、卡諾圖寫出邏輯表達(dá)使（威盛via2003 11 06上海筆試試題）23、化簡(jiǎn) f（abcq）=m（l,3,4,5,10,11,12,13,14,15）的和磔盛）卡諾圖化簡(jiǎn)一般是四輸入，記住00 01 11 10順序，0132457612 13 15 14891110 24、please sliow the cmos inveitei- schi

27、natic,layout and its ci,oss sectionwith p-well process.plot its transfer curve （vout-vin） and also explain the operation region of pmos and nmos for each segment of tlie transfer curve（威盛佬試 題 circuit design-beijing-03 11 09）25、to design a cmos invertor with balance nse and fall time,please define tl

28、ie ration of channel width of pmos and nmos and explain26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中p管的寬長(zhǎng)比要比n管的寬長(zhǎng)比大?（仕蘭微電子）和載流子有關(guān),p管是空穴導(dǎo)電,n管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下,n管的電流大于p管,因此要增大p管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等27、用mos管搭出一個(gè)二輸入與非門（揚(yáng)智電子筆試）28、please draw tlie transistor level schematic of a emos 2 input and gate

29、and explain which input has faster response for output nsnig edge （less delay time）.（威盛筆試題 circuit design-beijing-03 11 09）29、畫出not,nand,nor的符號(hào)，真值表，還有tiansistor level的電路（infineon筆試）30、畫出cmos的圖，畫出tow-to-onemux gate.（威盛via 2003 11.06上海筆試試題）31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或（飛利浦-大唐筆試）input a,b,output c,assign c=a?

30、（-b） （b）,32、畫出y=a*b+c的emos電路圖（科廣試題）33、用邏輯們和emos電路實(shí)現(xiàn)ab+cd （飛利浦-大唐筆試）34、畫出cmos電路的晶體管級(jí)電路圖，實(shí)現(xiàn)y=a*b+c（d+e）（仕蘭微電子）以上均為畫coms電路圖，實(shí)現(xiàn)一給定 的邏輯表達(dá)式35、利用4選1實(shí)現(xiàn)f（x,y,zm+yz，（未知）x,y作為4選1的數(shù)據(jù)選擇輸入，四個(gè)數(shù)據(jù)輸入端分別是z或者z的反相,0,136、給一個(gè)表達(dá)式xxxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）化成最小項(xiàng)之和的形式后根據(jù)（a+b）+（yc+d）-ab十cd電子/通信venlog筆試題筆試題1 use

31、venlog hdl to inplement a flip-flopwitli synchionous reset and set, a flip-flop with asynchronous reset andset實(shí)現(xiàn)同步置位和復(fù)位的觸發(fā)器。實(shí)現(xiàn)異步置位和復(fù)位的觸發(fā)器。always(posedge elk or negtive set or negtive reset)if(set)q=i,else if (i reset)q=o.elseq=d,2 use venlog hdl to implement a latch withasynchionous reset and set 實(shí)現(xiàn)

32、異步置位和復(fù)位的鎖存器。always(clk or set or reset)if(set)q=i,else if (i reset)q=0,elseqv=d,3 use venlog hdl to implement a 2-to-lmultiplexer實(shí)現(xiàn)二選一。assign out = sei? a:b,4 use and gate, or gate and inverter toimplement a 2-to-l multiplexer 用門級(jí)電路搭二選一。5 use a 2-to-l multiplexer to implement a two input or gate.用二選

33、一搭或門。assign out = a? a:b ,6 use a tn-state buffer to imp 1 ementop en-dra in buffer用三態(tài)實(shí)現(xiàn)開路。assign out = en in: tbz ,7 to divide one input clock by3, wi-itten by verilog hdl三分頻。8 to divide one input clock by 3, 50% duty cycle is required written by venlog hdl 三分頻，50%空占比。the 7 and 8 is basic same i gi

34、ve the 8 answer timescale ins / ipsmodule diveven reg rst, reg clkui, wire clkout, reg clkouthclkoutz, reg 2:0 count,always #50 elk in =-clkin, initialbeginclkin = 0,rst= 1,#200 rst = 0, endassign clkout =clkoutl | clkoutz,always(posedge clkin)if(rst)begincount = 0, endelse if(count =3h2)begincount=

35、0, endelsecount =count+l,always(posedge clkin)if(rst)beginclkout 1 = 0, endelse if(count =3h2)beginclkout 1 =-clkoutl, endelse if(count =3hl)beginclkout 1 /clkoutl,endalways(negedge clkin)if(rst)beginclkoutz = 0, endelse if(count =3h2)beginclkout2=-clkout2, endelse if(count =3hl)beginclkout2endendmo

36、dule9 pickup any mterface from tlie following draw the wavefonn and block diagram writlie the venlog code for serial toparallel data conversion從下面串口中挑選一個(gè)你熟悉的，畫框圖和波形。并寫一段串轉(zhuǎn)并的程序。uart, spi, ps2, lpc, usb, i2c, i2s, sata, mmc, sdalways(posedge elk)beginrsr0= rxd,ral7:l=rsr6:0, endassign out = rsr,數(shù)字電路1、

37、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。3、什么是“線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn).由 于不用oc門可能使灌電流過(guò)大.而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是setup和holdup時(shí)間？（漢王筆試）5、setup和holdup時(shí)間，區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知），、解釋setup和

38、hold time violation.畫圖說(shuō)明.并說(shuō)明解決辦法。（威盛via2003. 11. 06上海 筆試試題）setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間耍求。建立時(shí)間是指 觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前.數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有 效）t時(shí)間到達(dá)芯片.這個(gè)t就是建立時(shí)間-setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這 一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘 信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立

39、時(shí)間（setup time）和保持時(shí)間（hold time）.建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持 不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí) 間的話，那么dff將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn) metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超 過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解,并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。（仕蘭微電子）9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該

40、門的時(shí)間不一 致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決 方法：一是添加布爾式的消去項(xiàng),二是在芯片外部加電容。10、你知道那些常用邏輯電平？ ttl與coms電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12v, 5v. 3. 3v； ttl和cmos不可以直接互連，由于ttl是在0. 3-3. 6v 之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接cmos需要在 輸出端口加一上拉電阻接到5v或者12v.11、如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)

41、器進(jìn)入 亞穩(wěn)態(tài)時(shí).既無(wú)法預(yù)測(cè)該單元的輸出電平.也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。在這個(gè)穩(wěn)定期間.觸發(fā)器輸出一些中間級(jí)電平.或者可能處于振蕩狀態(tài),并且這種無(wú) 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、ic設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）13、moore與meeley狀態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域。（南山之橋）15、給了 reg的setup, hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦一大唐筆試） delay q,還有clock的delay,寫出決定最大時(shí) 鐘的因素，同時(shí)給出表達(dá)式。（威盛via 2003.

42、11.06上海筆試試題）18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛via 2003. 11. 06上海筆試試題）19、一個(gè)四級(jí)的mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。（威盛via 2003. 11. 06上海筆 試試題）20、給出一個(gè)門級(jí)的圖.又給了各個(gè)門的傳輸延時(shí)問(wèn)關(guān)鍵路徑是什么.還問(wèn)給出輸入.使得輸出依 賴于關(guān)鍵路徑，（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn).時(shí)序（同步異步差異）.觸發(fā)器有幾種（區(qū)別.優(yōu) 點(diǎn)），全加器等等。（未知）22、卡諾圖寫出邏輯表達(dá)使。（威盛via 2003.11.06上海筆試試題）23、化簡(jiǎn) f（a,b, c, d）= m（l, 3, 4, 5,

43、 10, 11, 12, 13, 14, 15）的和。（威盛）24、 please show the cmos inverter schmatic, layout and its cross sectionwith p-well process. plot its transfer curve （vout-vin） and al so explain the operation region of pmos and nmos for each segment of the transfer curve?（威盛筆試題 circuit desi gn-bei j i ng-03. 11. 09）2

44、5、to design a cmos invertor with balance rise and fall time, please define the ration of channel width of pmos and nmos and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中p管的寬長(zhǎng)比要比n管的寬長(zhǎng)比大？（仕蘭微電子）27、用mos管搭出一個(gè)二輸入與非門。（揚(yáng)智電子筆試）28、 please draw the transistor level schematic of a emos 2 input and gate and explain which input has f

45、aster response for output rising edge, （less delaytime） o （威盛筆試題 circuit design-bei jing-03. 11. 09）29、畫出not,nand, nor的符號(hào).真值表，還有transistor level的電路。（infineon筆試）_ _30、畫出cmos的圖畫出tow-to-one mux gate。（威盛via 2003. 11. 06上海筆試試題）31、用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦一大唐筆試）32、畫出y=a*b+c的emos電路圖。（科廣試題）33、用邏輯們和emos電路實(shí)現(xiàn)a

46、b+cd。（飛利浦一大唐筆試）34、畫出cmos電路的晶體管級(jí)電路圖.實(shí)現(xiàn)y=a*bk（d+e）。（仕蘭微電子）35、利用 4 選 1 實(shí)現(xiàn) f （x, y, z）=xz+yz o （未知）36、給一，個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。37、給出一個(gè)簡(jiǎn)單的由多個(gè)not, nand, nor組成的原理圖.根據(jù)輸入波形畫出各點(diǎn)波形。（infineon 筆試）38、為了實(shí)現(xiàn)邏輯（axorb）or （c and d）,請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？ 1）inv 2）and 3） or 4） nand 5） nor 6） xorme a

47、nswer: nand，因?yàn)閚and是數(shù)字邏輯最基本的組成邏輯.其他的邏輯門都可以通過(guò)nand來(lái) 實(shí)現(xiàn)（未知）39、用與非門等設(shè)計(jì)全加法器。（華為）a b 0 00 0 0 10 1 1 01 01 1 1 1c s co0 0 01 1 00 1 01 0 10 1 01 0 10 0 11 1 1s=a xor b xor cco=（a xor b） *c+a*b=ab+ac+bc40、給出兩個(gè)門電路讓你分析異同。（華為）41、用簡(jiǎn)單電路實(shí)現(xiàn).當(dāng)a為輸入時(shí).輸出b波形為（仕蘭微電子）42、a,b,c,d,e進(jìn)行投票,多數(shù)服從少數(shù).輸出是f （也就是如果a,b,c,d,e中1的個(gè)數(shù)比0多,那

48、 么f輸出為1,否則f為0）,用與非門實(shí)現(xiàn).輸入數(shù)目沒(méi)有限制.（未知）43、用波形表示d觸發(fā)器的功能。（揚(yáng)智電子筆試） 44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）上觸,發(fā)器從怛發(fā)器圖1 cmos d觸發(fā)器45用邏輯們畫出d觸發(fā)器。（威盛via 2003. 11.06上海筆試試題）46、畫出dff的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（威盛）always（posedge elk or negedge rst）beginif （!rst）q =0;elseq =d;end47、畫出一種cmos的d鎖存器的電路圖和版圖。（未知）48、d觸發(fā)器和d鎖存器的區(qū)別。（新太硬件面試）49、簡(jiǎn)述la

49、tch和filp-flop的異同。（未知）50、latch和dff的概念和區(qū)別。（未知）latch和flip-flop都是時(shí)序邏輯，區(qū)別為：latch同其所有的輸入信號(hào)相關(guān)，當(dāng)輸入信號(hào)變化時(shí)latch就變化，沒(méi) 有時(shí)鐘端；flip-flop受時(shí)鐘控制，只有在時(shí)鐘觸發(fā)時(shí)才采樣當(dāng)前的輸入，產(chǎn)生輸出。當(dāng)然因?yàn)槎叨际菚r(shí)序邏輯， 所以輸出不但同當(dāng)前的輸入相關(guān)還同上一時(shí)間的輸出相關(guān)。51、latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。（南山 之橋）latch最大的危害在丁不能過(guò)渡毛刺.這對(duì)丁下級(jí)電路是極其危險(xiǎn)的,所以，只要能用d觸發(fā)戲的地方，就不用

50、latch.在if語(yǔ) 句和case不全很容易產(chǎn)生latch52、用d觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為）狀態(tài)圖（statechart diagram）是描述一個(gè)實(shí)體基于事件反應(yīng)的動(dòng)態(tài)行為，顯示了該實(shí)體如何根據(jù)當(dāng)前所處的狀杰 對(duì)不同的時(shí)間做出反應(yīng)的。always（posedge elk or negedge rst）beginif （!rst）clk_div2 =0;elseclk_div2 =clk_div2;end53、請(qǐng)畫出用d觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用d觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55、how many flip-flop cir

51、cuits are needed to divide by 16? （intel） 16 分頻？answer:4 flip-flop circuits56、用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carry in 和 current-st age輸出 carryout 和 next-stage.（未知） 57、用d觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為）me：參考專用集成電路設(shè)計(jì)實(shí)用教程一p58module count4(clk, reset, co);input elk, reset;output co;reg1:0 count;always(posedge

52、elk or negedge reset)if (reset)count=0;else if (count=3)count=0;elsecount=count+l;assign co=(count=3);endmodule58、實(shí)現(xiàn) n 位 johnson counter, n=5。(南山之橋)johnson counter建模的關(guān)鍵在于：a)如果計(jì)數(shù)器最高有效位(最左邊的那位)為1,則從右端移入0；b)如果最高有效位為0,則從右端移入1eg:3 位的 johnsoncounter modulemodule johnsoncounter (elk, rst, q);parameter nbit

53、s=3;input elk；input rst;output 0:nbits-lq;reg 0:nbits-lq;always(negedge elk or negedge rst)beginif(!rst)q=0;elsebeginif(!qm)q=q1 :nbits-l, r bl;elseq=q1 :nbits-l, r bo;endendendmodule59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的，進(jìn)制循環(huán)計(jì)數(shù)器.15進(jìn)制的呢？(仕蘭微電子) me:module counter (elk, set_n, pre_set_data, out);input elk, set_n;inpu

54、t 2:0 pre_set_data;output 2:0 out;reg 2:0 ent;always (posedge elk or negedge set_n )beginif (! set_n)cnt=pre_set_data;else if (cnt=3, bill)cnt=0;elsecntcnt+1；endassign endmoduleout=cnt;60、61、65、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)verilog八hdl,如設(shè)計(jì)計(jì)數(shù)器。（未知）blocking nonblocking賦值的區(qū)別。（南山之橋）請(qǐng)用hdl描述四位的全加法器、5分頻電路。（仕蘭微電子）用verilcg實(shí)現(xiàn)3分頻

55、電路module div3f ( input elk; input rst; output q;reg clklt clk2;assign q=clkl | clk2;66用verilog或vhdl寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）67、用verilog或vhdl寫一段代碼.實(shí)現(xiàn)消除一個(gè)glitch。（未知）68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差.很容易誤解 的）。（威盛via 2003. 11. 06上海筆試試題）69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子）copyright by dratejo, has simulated by model si in time: sept, 7th, 2010 module traffic（ elk, rst, redl, greenl,yellowl,red2,gree